altiumdesigner检查单端网络

Altium Designer 6 DRC detection

PCB封装中的焊盘不符元件管脚的序号出现序号丢失§ Duplicate component models 一个元件被定义多种重复模型§ Duplicate part designators 元件中出现标示号重复的部分§ Errors in component model parameters 元件模型中出现错误的的参数§ Extra pin found in component display mode 多余的管脚在元件上显示§ Mismatched hidden pin component 元件隐藏管脚的连接不匹配§ Mismatched pin visibility 管脚的可视性不匹配§ Missing component model parameters 元件模型参数丢失§ Missing component models 元件模型丢失§ Missing component models in model files 元件模型不能在模型文件中找到§ Missing pin found in component display mode 不见的管脚在元件上显示§ Models found in different model locations 元件模型在未知的路径中找到§ Sheet symbol with duplicate entries 方框电路图中出现重复的端口§ Un-designated parts requiring annotation 未标记的部分需要自动标号§ Unused sub-part in component 元件中某个部分未使用C：violations associated with document 相关的文档电气错误1、 conflicting constraints 约束不一致的2、 duplicate sheet symbol name 层次原理图中使用了重复的方框电路图3、 duplicate sheet numbers 重复的原理图图纸序号4、 missing child sheet for sheet symbol 方框图没有对应的子电路图5、 missing configuration target 缺少配置对象6、 missing sub-project sheet for component 元件丢失子项目7、 multiple configuration targets 无效的配置对象8、 multiple top-level document 无效的顶层文件9、 port not linked to parent sheet symbol 子原理图中的端口没有对应到总原理图上的端口10、sheet enter not linked to child sheet 方框电路图上的端口在对应子原理图中没有对应端口D：violations associated with nets 有关网络电气错误1、 adding hidden net to sheet 原理图中出现隐藏网络2、 adding items from hidden net to net 在隐藏网络中添加对象到已有网络中3、 auto-assigned ports to device pins 自动分配端口到设备引脚4、 duplicate nets 原理图中出现重名的网络5、 floating net labels 原理图中有悬空的网络标签6、 global power-objects scope changes 全局的电源符号错误7、 net parameters with no name 网络属性中缺少名称8、 net parameters with no value 网络属性中缺少赋值9、 nets containing floating input pins 网络包括悬空的输入引脚10、nets with multiple names 同一个网络被附加多个网络名11、nets with no driving source 网络中没有驱动12、nets with only one pin 网络只连接一个引脚13、nets with possible connection problems 网络可能有连接上的错误14、signals with multiple drivers 重复的驱动信号15、sheets containing duplicate ports 原理图中包含重复的端口16、signals with load 信号无负载17、signals with drivers 信号无驱动18、unconnected objects in net 网络中的元件出现未连接对象。

Altiumdesigner规则检查常出的问题汇总

A l t i u m d e s i g n e r规则检查常出的问题汇总 SANY标准化小组 #QS8QHH-HHGX8Q8-GNHHJ8-HHMHGN#Altium designer 规则检查常出的问题汇总1．Rule Violations Count违反数2．Short-Circuit Constraint (Allowed=No) (All),(All)短路约束=不允许)(全部),(全部)3．Un-Routed Net Constraint ( (All) ) 26Un-Routed净约束(所有)26岁4．Clearance Constraint (Gap=9mil) (All),(All)间隙约束(间隙= 9 mil)(全部),(全部)5．Power Plane Connect Rule(Relief Connect )(Expansion=20mil) (Conductor Width=10mil) (Air Gap=10mil) (Entries=4) (All)功率平面连接规则(救济连接)(扩展= 20 mil)(导体宽= 10 mil)(气隙= 10 mil)(条目= 4)(全部)06．Width Constraint (Min=8mil) (Max=20mil) (Preferred=15mil) (All)宽度约束(Min = 8 mil)( Max= 20 mil)(优先15例mil)(全部)问题应该出在你设置和实际的冲突，你的Protel所设置的最小线宽是25mil，最大线宽也是25mil，默认线宽还是25mil，这本没错，但可能是你的某根GND线不是25mil，或者你用了覆铜，而覆铜的线条（Track Width）也不是25mil，所以才出错！建议在Design 的Rule里设置一下WidthConstraint的最大和最小线宽，调整到合适范围，就不会报错了。

7．Height Constraint (Min=0mil) (Max=1000mil) (Prefered=500mil) (All)高度约束(Min = 0 mil)( Max = 1000 mil)(优先= 500 mil)(全部)8．Hole Size Constraint (Min=1mil) (Max=150mil) (All)孔尺寸约束(Min = 1 mil)( Max = 150 mil)(全部)修改尺寸，设计孔大于你设置的规则的值9．Hole To Hole Clearance (Gap=6mil) (All),(All)洞孔间隙(间隙= 6 mil)(全部),(全部)引脚安全间距问题，一般是封装的问题，如果确定封装没问题，这个错误基本你可以忽略。

PCB连线检查

检查PCB未连接的飞线问题，相信是很多朋友都碰到过的问题，本人也曾为此纠结过一段时间，尤其是一些稍微大点的板子，一根根地毯式搜索是件很痛苦的事情。

综合网上的一些方法，和大家分享一下经验以下是在altium designer 09上解决的几种方法，其它版本的也可以参考一下方法一：Reports—Board Information因为这里只要查看未连接线，所以点击”All Off” 去掉全部勾选，再勾选最后一个”Routing Information”点击”Report”，生成报告报告显示只有一根线未连接，下面进行查找点击”Designed”—“Board Layer & Colors”，或者直接在英文书法下按快捷键“L”把“Top Overlay”, “Bottom Overlay”去掉，以便于查找，点击”OK”找了好久才找到⊙﹏⊙b汗这种方法其实还是要靠人眼来查找方法二：点击”Tools”—“Design Rule Check”查，这里本人改成50000。

点击”Run Design Rule Check”点击”Un—Routed Net Constraint ((ALL))” ，或者直接拖动到最后这里显示的是未连接线的坐标(800,1793mil)，记录该坐标，本人尝试了各种组合键都不能从这个警告调到相对应的PCB中未连接线的位置，只好手动查找该坐标了返回PCB，慢慢移动光标，在左上角会显示当前光标的位置，慢慢移动光标到所记录的坐标原来是上下层没有连接，够隐蔽了吧？~如果嫌查找坐标麻烦，可以在”Keep Out Lay”放置字符，然后输入前面记录的X、Y坐标，点击OK，字符就会调到未连接线的位置，(*^__^*) 嘻嘻……怎么样？~。

AltiumDesigner设计报错问题总结

AltiumDesigner设计报错问题总结在编译原理图时，引脚和连线旁边出现很多红线，提示error：signalwithnodriver。

原理图没有加入到Project里。

第一次导入没问题，但是改了个元件的封装，在更新一下（Design—UpdateSCH），点击导入时出现UnkownPin。

解决方案一：把第一张PCB删掉，新建一个PCB再倒入。

解决方案二：把改过的元件在PCB中删除，再倒入。

以上问题本应该是没问题的，但是可能是我们使用的盗版软件的原因。

用altiumdesigner画完图编译后，出现几百警告，几乎的所有的都是Offgridpin画的图在项目中去编译，的不能编译，如果文件不在项目中的话，就会出现你说的不在网络的提示。

你的元件没有在原理图上真正形成电气上的连接。

你的元件库没有被软件别。

没有你建一个项目文件，把你的原理图放在里去做编译，这样就不会出错了。

是因为你原理图中的元件引脚尺寸和你设置的栅格尺寸不对应，导致系统无法识别而报错，引脚长度尺寸必需设置成栅格尺寸的整数倍！！！你把你做的原理图元件重新再画一遍，再编译，问题解决！！!双面板应该都有哪些Layer?TopLayer顶层铜皮，双面板必须要BottomLayer底层铜皮，双面板必须要TopOverLayer顶层丝印，一般需要，也有节约成本不做的。

BottomOverLayer底层丝印，一般不需要，底层放原件的话，也可以加。

Top/BottomSoldermask顶层底层阻焊层，就是“绿油”，一般需要，也有节约成本不做的。

Mechinical1/4机械层1/4，板边以及板内开槽，1无金属化，4有金属化。

Keepout禁止布线区域，不自动布线的话可以不要。

然而中国的现实是用Keepout做板框成了行规，你要正规地给他们机械层往往还不会做了。

Top/BottomPastemask顶层底层钢板层，如果要批量焊接SMD器件的板子，需要定做钢板，这两层不在PCB上，是生产需要的工装.Multilayer多层，在所有层上都存在的东西，比如直插器件的焊盘，这层一般是必须的，不要试图关闭它。

Altium Designer操作要点

1.缩放按住ctrl键，滚动鼠标滑轮2.浏览电路图按住鼠标右键，移动鼠标3.复制一个元件打开一个原理图，选中一个元件并复制-粘贴到“目标原理图”；或打开一个原理图库，选择“Extract Sources”，双击想要复制的元件并粘贴到“目标原理图库”。

4.改变导线连接方向Shift+空格5.垂直翻转选择元件在拖动状态时，按键盘X6.水平翻转选择元件在拖动状态时，按键盘Y7.菜单功能选择快捷键按功能菜单英文第一个字母8.复制元件选中要复制的元件，按shift键后拉动或按Ctrl + D9.工作面板刷新按End键10.No ERC和Compile Mask功能的理解Place-Directives-No ERC/Compile Mask12.放置标注Place-Notes-Note13.PCB Layout和Parameter Set功能的理解Place-Directives-PCB Layout/Parameter SetPCB Layout/Parameter Set是在原理图层次上为PCB布线提供了一些规则设置Add as Rule设计的规则将导入到PCB中14.在“顶层-底层”电路图设计时，需要检查电路入口和网络端口是否对应。

Design-Synchronize Sheet Entries and Ports15.设置图纸大小Design-Document Options-Sheet Options-Standard Style16.从底层建立顶层电路Sheet Symbol and Sheet Entry17.从顶层建立底层电路在Sheet Symbol上鼠标右键-Sheet Symbol Actions-Create Sheet From Symbol18.编译电路图Project-Compile Document"..".SchDoc19.将原理图转化为PDF图档File-Smart PDF20.延长走线选中元件，按住Ctrl键，拉动21.智能粘贴Edit-Smart Paste22.元件对齐Edit-Align23.总线上要加网络标号-Net Label24.搜索文本Edit-Find Text25.搜索并替换Edit-Replace Text26.SCH元件信息查询SCH Inspector/SCH List/SCH Sheet27.统一修改一类元件信息Edit-Find Similar Objects-Select Matching-SCH Spector-修改信息-Clear(面板右下角)28.封装管理器Tools-Footprint Manager29.将原理图生成库Design-Make Schematics Library30.元件编号Tools-Annoate Schematics-Update Change List-Accept Change31.生成BOMReports-Bill of Materials32.建立原理图库File-New-Library-Schematics Library33.为原理图库的一个元件的原理图建立datasheet链接新建一个原理图库-SCH Library-Edit-Add(parameters)-Name(HelpURL)&Value(datasheet位置.pdf/txt)-鼠标停留在元件上，按F1打开链接PDF。

[整理]AltiumDesigner自动布线规则

[整理]AltiumDesigner自动布线规则对于PCB 的设计，Altium Designer .0提供了详尽的10 种不同的设计规则，这些设计规则则包括导线放置、导线布线方法、元件放置、布线规则、元件移动和信号完整性等规则。

根据这些规则，Protel DXP 进行自动布局和自动布线。

很大程度上，布线是否成功和布线的质量的高低取决于设计规则的合理性，也依赖于用户的设计经验。

对于具体的电路可以采用不同的设计规则，如果是设计双面板，很多规则可以采用系统默认值，系统默认值就是对双面板进行布线的设置。

本章将对Altium Designer .0的布线规则进行讲解。

.1 设计规则设置进入设计规则设置对话框的方法是在PCB 电路板编辑环境下，从Protel DXP 的主菜单中执行菜单命令Desing/Rules ……，系统将弹出如图— 1 所示的PCB Rules and Constraints Editor(PCB 设计规则和约束) 对话框。

该对话框左侧显示的是设计规则的类型，共分10 类。

左边列出的是Desing Rules( 设计规则) ，其中包括Electrical （电气类型）、Routing （布线类型）、SMT （表面粘着元件类型）规则等等，右边则显示对应设计规则的设置属性。

该对话框左下角有按钮Priorities ，单击该按钮，可以对同时存在的多个设计规则设置优先权的大小。

对这些设计规则的基本操作有：新建规则、删除规则、导出和导入规则等。

可以在左边任一类规则上右击鼠标，将会弹出如图—2 所示的菜单。

在该设计规则菜单中，New Rule 是新建规则；Delete Rule 是删除规则；Export Rules 是将规则导出，将以 .rul 为后缀名导出到文件中；Import Rules 是从文件中导入规则；Report ……选项，将当前规则以报告文件的方式给出。

图— 2 设计规则菜单下面，将分别介绍各类设计规则的设置和使用方法。

AltiumDesigner中进行信号完整性分析的技巧

Altium Designer中进行信号完整性分析的技巧Altium Designer中进行信号完整性分析的技巧在高速数字系统中，由于脉冲上升/下降时间通常在10到几百p秒，当受到诸如内连、传输时延和电源噪声等因素的影响，从而造成脉冲信号失真的现象;在自然界中，存在着各种各样频率的微波和电磁干扰源，可能由于很小的差异导致高速系统设计的失败; 在电子产品向高密和高速电路设计方向发展的今天，解决一系列信号完整性的问题，成为当前每一个电子设计者所必须面对的问题。

业界通常会采用在PCB制板前期，通过信号完整性分析工具尽可能将设计风险降到最低，从而也大大促进了EDA设计工具的发展……信号完整性(Signal Integrity，简称SI)问题是指高速数字电路中，脉冲形状畸变而引发的信号失真问题，通常由传输线不阻抗匹配产生的问题。

而影响阻抗匹配的因素包括信号源的架构、输出阻抗(output impedance)、走线的特性阻抗、负载端的特性、走线的拓朴(topology)架构等。

解决的方式可以采用端接(termination)与调整走线拓朴的策略。

信号完整性问题通常不是由某个单一因素导致的，而是板级设计中多种因素共同作用的结果。

信号完整性问题主要表现形式包括信号反射、信号振铃、地弹、串扰等;1，Altium Designer信号完整性分析(机理、模型、功能)在Altium Designer设计环境下，您既可以在原理图又可以在PCB编辑器内实现信号完整性分析，并且能以波形的方式在图形界面下给出反射和串扰的分析结果。

Altium Designer的信号完整性分析采用IC器件的IBIS模型，通过对版图内信号线路的阻抗计算，得到信号响应和失真等仿真数据来检查设计信号的可靠性。

Altium Designer的信号完整性分析工具可以支持包括差分对信号在内的高速电路信号完整性分析功能。

Altium Designer仿真参数通过一个简单直观的对话框进行配置，通过使用集成的波形观察仪，实现图形显示仿真结果，而且波形观察仪可以同时显示多个仿真数据图像。

Altium Designer中进行信号完整性分析

在高速数字系统中，由于脉冲上升/下降时间通常在10到几百p秒，当受到诸如内连、传输时延和电源噪声等因素的影响，从而造成脉冲信号失真的现象；在自然界中，存在着各种各样频率的微波和电磁干扰源，可能由于很小的差异导致高速系统设计的失败；在电子产品向高密和高速电路设计方向发展的今天，解决一系列信号完整性的问题，成为当前每一个电子设计者所必须面对的问题。

业界通常会采用在PCB制板前期，通过信号完整性分析工具尽可能将设计风险降到最低，从而也大大促进了EDA设计工具的发展……信号完整性（Signal Integrity，简称SI）问题是指高速数字电路中，脉冲形状畸变而引发的信号失真问题，通常由传输线阻抗不匹配产生的问题。