FPGA笔试题汇总
=====================第1章FPGA基础知识=================== FPGA设计工程师努力的方向SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。
随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA 设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。
芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也是一些公司花大力气设计仿真平台的原因。
另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低。
高速串行IO的应用，也丰富了FPGA 的应用范围，象xilinx的v2pro中的高速链路也逐渐被应用。
总之，学无止境，当掌握一定概念、方法之后，就要开始考虑FPGA其它方面的问题了。
简述FPGA等可编程逻辑器件设计流程系统设计电路构思，设计说明与设计划分，电路设计与输入（HDL代码、原理图），功能仿真与测试，逻辑综合，门级综合，逻辑验证与测试（综合后仿真），布局布线，时序仿真，板级验证与仿真，加载配置，在线调试。
常用开发工具（AlteraFPGA）HDL语言输入：TextEditor（HDL语言输入），还可以使用UltraEdit原理图输入：SchematicEditorIPCore输入：MegaWinzad综合工具：Synplify/SynplifyPro，QaustusII内嵌综合工具仿真工具：ModelSim实现与优化工具：QuartusII集成的实现工具有AssignmentEditor（约束编辑器）、LogicLock（逻辑锁定工具）、PowerFitFitter（布局布线器）、TimingAnalyzer（时序分析器，STA分析工具）、FloorplanEditor（布局规划器）、ChipEditor（底层编辑器）、DesignSpaceExplorer（设计空间管理器）、DesignAssistant（检查设计可靠性）等。
后端辅助工具：Assembler（编程文件生成工具），Programmer（下载编程工具），PowerGauge（功耗仿真器）调试工具：SignalTapII（在线逻辑分析仪），SignalProbe（信号探针）。
系统级设计环境：SOPCBuilder，DSPBuilder，SoftwareBuilder。
Quartus文件管理1.编译必需的文件：设计文件（.gdf、.bdf、EDIF输入文件、.tdf、verilog 设计文件、.vqm、.vt、VHDL设计文件、.vht）、存储器初始化文件（.mif、.rif、.hex）、配置文件（.qsf、.tcl）、工程文件（.qpf）。
2.编译过程中生成的中间文件（.eqn文件和db目录下的所有文件.tdf，.hdb，.xml等）3.编译结束后生成的报告文件（.rpt、.qsmg 等）4.根据个人使用习惯生成的界面配置文件（.qws等）5.编程文件（.sof、.pof、.ttf等）IC设计流程写出一份设计规范，设计规范评估，选择芯片和工具，设计，（仿真，设计评估，综合，布局和布线，仿真和整体检验）检验，最终评估，系统集成与测试，产品运输。
设计规则：使用自上而下的设计方法（行为级，寄存器传输级，门电路级），按器件的结构来工作，做到同步设计，防止亚稳态的出现，避免悬浮的节点，避免总线的争抢（多个输出端同时驱动同一个信号）。
设计测试（DFT）强调可测试性应该是设计目标的核心，目的是排除一个芯片的设计缺陷，捕获芯片在物理上的缺陷问题。
ASIC设计要求提供测试结构和测试系向量。
FPGA等默认生产厂商已经进行了适当的测试。
测试的10/10原则：测试电路的规模不要超过整个FPGA的10%，花费在设计和仿真测试逻辑上的时间不应超过设计整个逻辑电路的10%。
FPGA基本结构可编程输入/输出单元，基本可编程逻辑单元，嵌入式块RAM，丰富的布线资源，底层嵌入式功能单元，内嵌专用硬核。
常用的电气标准有LVTTL,LCCMOS,SSTL,HSTL,LVDS,LVPECL,PCI等。
FPGA悬浮的总线会增加系统内的噪声，增加功率的损耗，并且具有潜在的产生不稳定性的问题，解决方案是加上拉电阻。
对于SRAM型器件，路径是通过编程多路选择器实现；对于反熔丝型器件，路径通过传导线（高阻抗，有RC延时）来实现的。
这两种结构都显着加大了路径延时。
FPGA选型时要考虑哪些方面需要的逻辑资源、应用的速度要求，功耗，可靠性，价格，开发环境和开发人员的熟悉程度。
同步设计的规则单个时钟域：1、所有的数据都要通过组合逻辑和延时单元，典型的延时单元是触发器，这些触发器被一个时钟信号所同步；2、延时总是由延时单元来控制，而不是由组合逻辑来控制；3、组合逻辑所产生的信号不能在没有通过一个同步延时单元的情况下反馈回到同一个组合逻辑；4、时钟信号不能被门控，必须直接到达延时单元的时钟输入端，而不是经过任何组合逻辑；5、数据信号必须只通向组合逻辑或延时单元的数据输入端。
多个时钟域：把通过两个不同时钟作用区域之间的信号作为异步信号处理你所知道的可编程逻辑器件有哪些PAL/GAL，CPLD，FPGAPLA：可编程逻辑阵列，一种用于大规模的与阵列和或阵列的逻辑器件，用于实现布尔逻辑的不同组合。
PLA：可编程阵列逻辑，一种逻辑器件，由大规模的与阵列和规模小且数量固定的或门组成，可用于实现布尔逻辑和状态机。
PAL：很短的交货时间、可编程的、没有NRE（非循环工程）费用门阵列：高密度性、能实现许多逻辑函数、速度相对较快FPGA、ASIC、CPLD的概念及区别FPGA（FieldProgrammableGateArray）是可编程ASIC。
ASIC专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(ApplicationSpecificIC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
FPGA采用同步时钟设计，使用全局时钟驱动，采用时钟驱动方式在各级专用布线资源上灵活布线，ASIC有时采用异步逻辑，一般采用门控时钟驱动，一旦设计完成，其布线是固定的。
FPGA比ASIC开发周期短，成本低，设计灵活。
CPLD（ComplexProgrammableLogicDevice）是复杂可编程逻辑器件。
CPLD开关矩阵路径设计的一个优点是信号通过芯片的延时时间是确定的。
设计者通过计算经由功能模块、I/O模块和开关矩阵的延迟就可以任何信号的延迟时间，并且信号沿金属线传递所引起的延迟是可忽略的。
锁存器（latch）和触发器（flip-flop）区别电平敏感的存储器件称为锁存器，可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。
由交叉耦合的门构成的双稳态的存储原件称为触发器。
分为上升沿触发和下降沿触发。
可以认为是两个不同电平敏感的锁存器串连而成。
前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
锁存器对脉冲电平敏感，在时钟脉冲的电平作用下改变状态。
锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，仅当锁存器处于使能状态时，输出才会随着数据输入发生变化。
锁存器不同于触发器，它不在锁存数据时，输出端的信号随输入信号变化，就像信号通过一个缓冲器一样；一旦锁存信号起锁存作用，则数据被锁住，输入信号不起作用。
锁存器也称为透明锁存器，指的是不锁存时输出对于输入是透明的。
应用场合：数据有效迟后于时钟信号有效。
这意味着时钟信号先到，数据信号后到。
在某些运算器电路中有时采用锁存器作为数据暂存器。
缺点：时序分析较困难。
不要锁存器的原因：1、锁存器容易产生毛刺，2、锁存器在ASIC设计中应该说比ff要简单，但是在FPGA的资源中，大部分器件没有锁存器这个东西，所以需要用一个逻辑门和ff来组成锁存器，这样就浪费了资源。
优点：面积小。
锁存器比FF快，所以用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。
latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果，它被广泛的用于各类数字系统和计算机中。
其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。
寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。
工程中的寄存器一般按计算机中字节的位数设计，所以一般有8位寄存器、16位寄存器等。
对寄存器中的触发器只要求它们具有置1、置0的功能即可，因而无论是用同步RS结构触发器，还是用主从结构或边沿触发结构的触发器，都可以组成寄存器。
一般由D触发器组成，有公共输入/输出使能控制端和时钟，一般把使能控制端作为寄存器电路的选择信号，把时钟控制端作为数据输入控制信号。
寄存器的应用1.可以完成数据的并串、串并转换；2.可以用做显示数据锁存器：许多设备需要显示计数器的记数值，以8421BCD码记数，以七段显示器显示，如果记数速度较高，人眼则无法辨认迅速变化的显示字符。
在计数器和译码器之间加入一个锁存器，控制数据的显示时间是常用的方法。
3.用作缓冲器；4.组成计数器：移位寄存器可以组成移位型计数器，如环形或扭环形计数器。
JTAG信号TCK：测试时钟输入，用于移位控制，上升沿将测试指令、测试数据和控制输入信号移入芯片；下降沿时将数据从芯片移出。
TMS：测试模式选择，串行输入端，用于控制芯片内部的JTAG状态机。
TDI：测试数据输入，串行输入端，用于指令和编程数据的输入，在时钟上升沿，数据被捕获。
TDO：测试数据输出，串行输出端，时钟下降沿，数据被驱动输出。
TRST：测试复位输入（仅用于扩展JTAG），异步、低电平有效，用于JTAG初始化时。
FPGA芯片内有哪两种存储器资源FPGA芯片内有两种存储器资源：一种叫blockram,另一种是由LUT配置成的内部存储器（也就是分布式ram，distributeram）。
Blockram由一定数量固定大小的存储块构成的，使用BLOCKRAM资源不占用额外的逻辑资源，并且速度快。
但是使用的时候消耗的BLOCKRAM资源是其块大小的整数倍。
FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项三种资源：blockram、触发器（FF）、查找表（LUT）；注意事项：1、在生成RAM等存储单元时，应该首选blockram资源；原因有二：使用blockram等资源，可以节约更多的FF和4-LUT等底层可编程单元，最大程度发挥器件效能，节约成本；blockram是一种可以配置的硬件结构，其可靠性和速度与用LUT和register构建的存储器更有优势。
fpga笔试题知识点汇总
fpga笔试题知识点汇总
FPGA（现场可编程门阵列）的笔试题目通常会考察以下几个方面的知识点：
1. 数字电路设计基础：理解数字电路的基本原理，包括逻辑门、触发器、寄存器、移位器等基本元件的工作原理和特性。
2. 硬件描述语言：熟悉硬件描述语言（如VHDL或Verilog）的使用，理解这些语言的基本语法、结构、行为和功能描述。
3. FPGA开发工具：了解并熟悉FPGA开发工具，如Xilinx ISE、Vivado，Altera Quartus等，理解这些工具的基本操作和使用方法。
4. FPGA设计流程：理解FPGA设计的流程，包括设计输入、综合、布局布线、时序分析、仿真等步骤，并能根据流程进行设计。
5. 逻辑设计：理解并能够进行基本的逻辑设计，如组合逻辑、时序逻辑等，并理解这些设计在FPGA上的实现方式。
6. 数字信号处理：理解数字信号处理的基本原理和方法，包括滤波器设计、FFT变换等，并理解这些方法在FPGA上的实现方式。
7. 嵌入式系统设计：理解嵌入式系统设计的基本原理和方法，包括微控制器、DSP、ARM等，并理解这些系统在FPGA上的实现方式。
8. 通信协议：理解并能够进行基本的通信协议设计，如UART、SPI、I2C 等，并理解这些协议在FPGA上的实现方式。
9. 时序约束与时序分析：理解时序约束的设定原则，掌握时序分析的方法和技巧，能够进行合理的时序优化。
10. 可靠性设计：理解并能够进行基本的可靠性设计，如容错处理、故障检测与恢复等，并理解这些设计在FPGA上的实现方式。
以上是FPGA笔试中可能会涉及到的知识点，具体会根据不同的职位和招聘要求有所不同。
建议根据具体的招聘要求进行针对性的复习和准备。
FPGA试题
【第一章】1、FPGA芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？(1) 大容量、低电压、低功耗(2) 系统级高密度(3) FPGA和ASIC出现相互融合。
(4) 动态可重构2、EDA技术的优势是什么？缩短开发周期，有各类库的支持，简化逻辑设计，有利于设计文档的管理，能仿真测试，开发者有自主权，将所有开发环节纳入统一的自顶向下的设计中，有效的利用了计算机的自动设计能力。
3、EDA的设计流程包括哪几个环节？①设计输入（原理图/HDL文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能仿真⑤FPGA/CPLD编程下载⑥FPGA/CPLD器件电路硬件检测。
4、硬件描述语言的种类有哪些？VHDL 、Verilog HDL、SystemVerilog、System C 等5、自顶向下设计方法的优点是什么？过程大部分由计算机完成，可植性强，便于系统的优化和升级，以及对模型进行及时的修改，以改进系统或子系统的功能，更正设计错误，提高目标系统的工作速度，减小面积耗用，降低功耗和成本等。
在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。
高效，高稳定性，省时省力，成本较低。
6、ip核可分为哪几类？①软IP 、②固IP、③硬IP7、ip在EDA技术的应用和发展中的意义是什么？IP就是将某些功能固化，而当EDA设计也需要这些功能的时候，就可以直接将植入了此功能的IP拿过来直接用，而不用再重新设计。
这样既可以提高效率又可以减少设计风险。
IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
8、EDA的概念Electronic Design Automation，电子设计自动化。
简单一点EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言完成设计文件，然后由计算机自动地完成逻辑编译，化简，分割，综合，优化，布局，布线和仿真，直至对于特定目标芯片的适配编译，逻辑映射和编程下载等工作。
FPGA面试题目
各大公司面试笔试1．汉王笔试1、下面是一些根本的数字电路知识问题，请简要答复之。
a) 什么是Setup 和Holdup时间？b) 什么是竞争与冒险现象？怎样判断？如何消除？c) 请画出用D触发器实现2倍分频的逻辑电路？d) 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？e) 什么是同步逻辑和异步逻辑？f) 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图〔数据接口、控制接口、所存器/缓冲器〕。
g) 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？2、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。
3、设想你将设计完成一个电子电路方案。
请简述用EDA软件〔如PROTEL〕进展设计〔包括原理图和PCB图〕到调试出样机的整个过程。
在各环节应注意哪些问题？2.飞利浦－大唐笔试归来1，用逻辑们和cmos电路实现ab+cd2. 用一个二选一mux和一个inv实现异或3. 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿〔如上升沿有效〕T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
时hold time不够，数据同样不能被打入触发器。
4. 如何解决亚稳态5. 用verilog/vhdl写一个fifo控制器6. 用verilog/vddl检测stream中的特定字符串1)DSP和通用处理器在构造上有什么不同，请简要画出你熟悉的一种DSP构造图2)说说定点DSP和浮点DSP的定义〔或者说出他们的区别〕3〕说说你对循环寻址和位反序寻址的理解4〕请写出【－8，7】的二进制补码，和二进制偏置码。
FPGA笔试题目
FPGA笔试题目一．填空题1.目前世界上有十几家生产cpld/fpga的公司，最大的两家是：()和()。
答案：xilinx、altera目的：知识面考点：fpga熟识2.fpga的基本结构由3种可编程单元和一个用于存放编程数据的静态存储器组成。
这3种可编程的单元分别就是（）、（）和（）。
答案：iob――输出输出模块目的：知识面clb――可编程逻辑模块ir―互联资源或可编程内部连线目的：fpga基本结构的了解考点：fpga基本知识3.verilog语言信号赋值包含非堵塞赋值和堵塞赋值，通常非堵塞赋值用在()叙述中，堵塞赋值用在()描述中；答案：时序电路、组合逻辑目的：verilog语言的了解考点：硬件语言知识二．选择题1.电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度(即速度优化)，下列方法(a)不属于面积优化。
a流水线设计b资源共享c逻辑优化d串行化2.下列方法中不能消除竞争冒险现象的是：(d)a.互连滤波电容b.修正逻辑设计c.导入选通脉冲d.采用女团逻辑3.大规模可编程器件主要有cpld和fpga两类，下面对fpga结构与工作原理描述中，正确的是(c)afpga全称作繁杂可编程逻辑器件bfpga是基于乘积项结构的可编程逻辑器件。
c.基于sram的fpga器件，每次上电后必须展开一次布局。
d在altera公司生产的器件中，max7000系列属fpga结构三．简答1.列举你熟识的前仿真检验工具，并以一种为基准直观叙述仿真步骤？答案：modelsim、vcs、nc等；步骤：目的：仿真工具的熟悉考点：工具知识掌握2.列举仿真过程中常用的verilog系统任务并叙述出高任务在仿真过程中的促进作用？答案：1).表明任务：$display$write主要促进作用就是在仿真过程中将仿真数据打印输出至屏幕；2).监控任务$monitor主要用作监控仿真过程中选定的参数，并将参数值输入列印至屏幕；3)探测任务$strobe主要用于在指定的时间之后显示仿真数据；4)文件输入和输出任务$fopen$fdisplay$fclose用于打开硬盘上的某个文件。
fpga_笔试
第一篇 FPGA基础题1.1. ⑴ 结合Xilinx、Altera等公司的FPGA芯片，简要罗列一下FPGA内部的资源或专用模块，并简要说明这些资源的一些作用或用途。
（至少列出5项，越多越好）⑵如果，对内部特定资源，曾有应用经历，结合个人理解和体验，简要说明初步的设计技巧或设计经验。
1．可编程输入输出单元（IOB）可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其示意结构如图1-2所示。
FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。
通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。
目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。
外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA 内部。
当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（Hold Time）的要求可以降低，通常默认为0。
为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。
只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。
2．可配置逻辑块（CLB）CLB是FPGA内的基本逻辑单元。
CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器组成。
开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。
在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的Slice和附加逻辑构成，每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。
fpga考试题库及答案
fpga考试题库及答案1. FPGA的全称是什么？A. Field Programmable Gate ArrayB. Fixed Programmable Gate ArrayC. Field Programmable Graphics ArrayD. Fixed Programmable Graphics Array答案：A2. FPGA与ASIC相比，其主要优势是什么？A. 成本更低B. 可编程性C. 功耗更低D. 速度更快答案：B3. 在FPGA设计中，以下哪个不是基本逻辑单元？A. 逻辑块（Logic Block）B. 互连（Interconnect）C. 触发器（Flip-Flop）D. 存储器块（Memory Block）答案：D4. 以下哪个不是FPGA设计流程中的步骤？A. 设计输入B. 功能仿真C. 逻辑综合D. 物理验证答案：D5. FPGA中的配置存储器通常用于存储什么？A. 程序代码B. 配置数据C. 用户数据D. 操作系统答案：B6. 在FPGA设计中，以下哪个不是常见的时钟资源？A. 全局时钟B. 区域时钟C. 局部时钟D. 外部时钟答案：C7. FPGA中的LUT（查找表）通常用于实现什么功能？A. 存储数据B. 执行算术运算C. 实现组合逻辑D. 控制数据流答案：C8. 在FPGA设计中，以下哪个不是布线资源？A. 导线（Wires）B. 多路选择器（Multiplexers）C. 缓冲器（Buffers）D. 触发器（Flip-Flops）答案：D9. FPGA中的I/O标准通常指的是什么？A. 输入/输出引脚的数量B. 输入/输出引脚的电气特性C. 输入/输出引脚的物理布局D. 输入/输出引脚的逻辑功能答案：B10. 在FPGA设计中，以下哪个不是优化设计性能的方法？A. 资源共享B. 流水线技术C. 增加逻辑门数量D. 并行处理答案：C结束语：以上是FPGA考试题库及答案，希望能够帮助考生更好地准备和理解FPGA的相关知识。
FPGA认证考试试题
FPGA认证考试试题笔试部分：（总分40分）一、单选题（每题1分，共30分）1.FPGA项目中必须使用下面哪种扩展名类型的源文件作为顶层设计文件？（）A.原理图文档(某.SchDoc)B.VHDL文件(某.vhd)C.OpenBu系统文件(某.OpenBu)D.VerilogHDL文件(某.v)2.在FPGA内构建一个包含处理器的系统时，如何将外部存储器映射到处理器地址访问空间？（）A.通过系统导入命令B.由系统自动建立映射关系C.通过编译FPGA项目D.通过手工建立映射关系3.在FPGA项目设计的哪个处理阶段可以生成FPGA编程所需的二进制码流文件？（）4.目前FPGA设计输入，即设计方法有多种，以下哪个不是开发FPGA 的方法？（）A.原理图式设计方法B.VHDL语言描述设计方法C.Verilog语言描述设计方法D.在非嵌入式开发中，利用纯C语言设计描述5.FPGA通用集成库提供最多的是在FPGA设计中所用到的哪种器件？（）A.逻辑器件B.外设接口器件C.处理器器件D.端口连接描述器件6.用厂商管脚文件来做什么用途？（）~1~用于导入由布局布线工具决定的管脚分配，到约束文件用于创建新的VHDL实体的端口界面7.FPGA制造工艺体现摩尔定律优势，即FPGA容量和性能每18个月翻倍，早在2022年FPGA设计工艺已步入？（）A.25nm时代B.38nm时代C.30nm时代D.28nm时代8.在AltiumDeigner设计OpenBu系统时，哪类IP目前还无法直接获得？（）A.连接器（connector）B.处理器（proceor）9.NanoBoard板、外设板或者子板上的端口到管脚映射资源是在哪里定义的？（）A.在FPGA项目结构里B.在动态生成的映射约束文件里C.在FPGA项目的顶层原理图D.在相应的板级约束文件里A.HDMIB.JTAGC.Ne某uD.JPEG11.关于配置和约束文件，下面哪种说法不正确？（）A.一个配置可以包含多个绑定不同的物理器件的约束文件B.同一个约束文件可以被多个配置使用C.多个约束文件可以被分配到同一个配置D.自动配置功能是连接到桌面级NanoBoard平台的快速方法12.通用JTAG接口适配器的SOFT_TDI,SOFT_TDO,SOFT_TCK和SOFT_TMS信号探针的功能？（）A.访问硬器件JTAG链，允许与物理器件交互B.访问软器件JTAG链，访问FPGA设计中的虚拟仪器C.访问板的NanoBoardJTAG链D.重启板的电源13.在哪里使能对物理器件的管脚状态的实时监控功能？（）A.在原理图文件内~2~B.在硬件器件面板内C.在器件视图页面中D.在JTAG浏览面板内14.使用下面哪种虚拟仪器，可以输出一个数字频率信号？（）A.调测终端（TERMINAL）B.数字IO（DIGITAL_IO）C.频率计数器（FRQCNT2）D.频率发生器（CLKGEN）15.数字IO模块能有多少输入和输出？（）A.8B.16C.无限制D.3216.使用可配置的逻辑分析仪时，其最大可捕获的数据宽度为？（）A.8B.64C.16D.3217.用于管理FPGA连接的硬件资源的“管理配置器”可以在如下的哪个命令中访问得到？（）A.D某P>>PreferenceB.Deign>>DocumentOptionC.Project>>ProjectOptionD.Project>>Co nfigurationManager18.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（）。
(完整)FPGA笔试题及答案总结,推荐文档
第 1 章 FPGA基础知识1.1 FPGA设计工程师努力的方向SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程的优化等方面。
随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA 设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。
芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也是一些公司花大力气设计仿真平台的原因。
另外随着单板功能的提高、成本的压力，低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低。
高速串行IO的应用，也丰富了FPGA 的应用范围，象xilinx的v2pro中的高速链路也逐渐被应用。
总之，学无止境，当掌握一定概念、方法之后，就要开始考虑FPGA其它方面的问题了。
1.2 简述FPGA等可编程逻辑器件设计流程系统设计电路构思，设计说明与设计划分，电路设计与输入（HDL代码、原理图），功能仿真与测试，逻辑综合，门级综合，逻辑验证与测试（综合后仿真），布局布线，时序仿真，板级验证与仿真，加载配置，在线调试。
常用开发工具（Altera FPGA）HDL语言输入：Text Editor（HDL语言输入），还可以使用Ultra Edit 原理图输入：Schematic Editor IP Core输入：MegaWinzad综合工具：Synplify/Synplify Pro，Qaustus II内嵌综合工具仿真工具：ModelSim实现与优化工具：Quartus II集成的实现工具有Assignment Editor（约束编辑器）、LogicLock（逻辑锁定工具）、PowerFit Fitter（布局布线器）、Timing Analyzer（时序分析器，STA分析工具）、Floorplan Editor（布局规划器）、Chip Editor（底层编辑器）、Design Space Explorer（设计空间管理器）、Design Assistant（检查设计可靠性）等。
FPGA 试题
第一篇 FPGA基础题1.1. ⑴ 结合Xilinx、Altera等公司的FPGA芯片，简要罗列一下FPGA内部的资源或专用模块，并简要说明这些资源的一些作用或用途。
（至少列出5项，越多越好）⑵如果，对内部特定资源，曾有应用经历，结合个人理解和体验，简要说明初步的设计技巧或设计经验。
1．可编程输入输出单元（IOB）可编程输入/输出单元简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其示意结构如图1-2所示。
FPGA内的I/O按组分类，每组都能够独立地支持不同的I/O标准。
通过软件的灵活配置，可适配不同的电气标准与I/O物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。
目前，I/O口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。
外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA 内部。
当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（Hold Time）的要求可以降低，通常默认为0。
为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。
只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。
2．可配置逻辑块（CLB）CLB是FPGA内的基本逻辑单元。
CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器组成。
开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。
在Xilinx公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的Slice和附加逻辑构成，每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。
FPGA及ASIC笔试题库
1、我们公司的产品是集成电路,请描述一下你对集成电路的认识,列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念,他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路,它是面向专门用途的电路,专门为一个用户设计和制造的。
根据一个用户的特定要求,能以低研制成本,短、交货周期供货的全定制,半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比,它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP片、掩膜片,两者的区别何在？（仕兰微面试题目）4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）5、描述你对集成电路设计流程的认识。
（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程。
（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具。
（未知）8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）9、Asic的design flow。
（威盛VIA 2003.11.06 上海笔试试题）10、写出asic前期设计的流程和相应的工具。
（威盛）11、集成电路前段设计流程,写出相关的工具。
（扬智电子笔试）先介绍下IC开发流程：1.）代码输入（design input)用vhdl或者是verilog语言来完成器件的功能描述,生成hdl代码语言输入工具：SUMMIT VISUALHDLMENTOR RENIOR图形输入: composer(cadence);viewlogic (viewdraw)2.）电路仿真（circuit simulation)将vhd代码进行先前逻辑仿真,验证功能描述是否正确数字电路仿真工具：Verolog： CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模拟电路仿真工具：***ANTI HSpice pspice,spectre micro microwave: eesoft : hp3.）逻辑综合（synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路;将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。