数字秒表的设计

课程设计课程设计名称：EDA课程设计专业班级电科0901学生姓名：学号： 20094836指导教师：焦素敏课程设计时间： 2012-2-20～2012-3-3电子信息科学与技术专业课程设计任务书说明：本表由指导教师填写，由教研室主任审核后下达给选题学生，装订在设计（论文）首页1、设计任务及要求设计任务：本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。

在掌握所学的计算机组成与结构课程理论知识时。

通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。

通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。

设计要求：(1)要求设置复位开关。

当按下复位开关时，秒表清零并做好计时准备。

在任何情况下只要按下复位开关，秒表都要无条件地进行复位操作，即使是在计时过程中也要无条件地进行清零操作。

(2)要求设置启/停开关。

当按下启/停开关后，将启动秒表并开始计时，当再按一下启/停开关时，将终止秒表的计时操作。

(3)要求计时精确度大于0.01秒。

要求设计的计时器能够显示分(2位)、秒（2位）、0.1秒（1位），0.01秒的时间。

(4)要求秒表的最长计时时间为秒表计时长度为59.分59.99秒，超过计时长度，有溢出则报警，计时长度可手动设置。

2、设计原理及总体框图设计原理1．本设计可分为五个主要模块：（1）键输入模块电路（含消抖电路）（2）时钟分频电路模块（3）调整控制电路（主控电路模块）（4）计时电路模块（5）显示控制电路模块（包括溢出报警控制）2．系统的总体设计：各个输入/输出端口的作用如下：①CLK为外部时钟信号，CLR为复位信号。

②QT为启/停开关，用于开始/结束计时操作③MODE为模式选择键，用1个电平信号A进行模式选择④Q是数据扫描显示的公共七段数码显示驱动端，。

它经过外接的译码器译码后接数码管的公共端COM。

⑤SOUND用于控制蜂鸣器发声。

当SOUND=“1”时，扬声器发出蜂鸣声，表示计时超出计时长度（溢出报警）数字秒表系统框图3、程序设计VHDL简介VHDL是一种全方位的硬件描述语言，包括系统行为级。

寄存器传输级和逻辑门多个设计层次，支持结构、数据流和行为三种描述形式的混合描述，因此ＶＨＤＬ几乎覆盖了以往各种硬件俄语言的功能，整个自顶向下或由下向上的电路设计过程都可以用ＶＨＤＬ来完成。

ＶＨＤＬ还具有以下优点：（１）ＶＨＤＬ的宽范围描述能力使它成为高层进设计的核心，将设计人员的工作重心提高到了系统功能的实现与调试，而花较少的精力于物理实现。

ＶＨＤＬ可以用简洁明确的代码描述来进行复杂控制逻辑设计，灵活且方便，而且也便于设计结果的交流、保存和重用。

（３）ＶＨＤＬ的设计不依赖于特定的器件，方便了工艺的转换。

（４）ＶＨＤＬ是一个标准语言，为众多的ＥＤＡ厂商支持，因此移植性好。

顶层文件原理图如下下面是数字秒表设计过程中所用到的一些程序：一、消抖LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY xiaodou ISPORT(CLK,DIN:IN STD_LOGIC;DOUT:OUT STD_LOGIC);END ENTITY xiaodou;ARCHITECTURE ARC OF xiaodou ISSIGNAL CP:STD_LOGIC;SIGNAL JSQ:INTEGER RANGE 0 TO 3;BEGINPROCESS(CLK)BEGINIF (CLK' EVENT AND CLK= '1' ) THENIF DIN='1' THENIF JSQ=3 THENJSQ<=JSQ;ELSEJSQ<=JSQ+1;END IF;IF JSQ=1 THENCP<='1';ELSECP<='0';END IF;ELSEJSQ<=0;END IF;END IF;DOUT<=CP;END PROCESS;END ARC ;源程序说明1．工作原理本模块描述的防抖动电路属于计数器型防抖动电路。

其工作原理是，设置一个模值为4的控制计数器，在人工按键KEY=‘1’时，执行加1计数；KEY=‘1’时，计数器进入状态0。

计数器只在状态2有输出。

计数器进入状态3，处于保持状态。

总之，按键一次，计数器只有一个单脉冲输出。

2．防抖动原理按键KEY是产生抖动的根源，按照设计，只有按键持续时间大于3个时钟周期，计数器输出才可能产生有效的正跳变，输出一个单脉冲。

由于机械开关抖动产生的毛刺宽度小于3个时钟周期，因而毛刺作用不可能使计数器有输出，防抖动目的得以实现。

二、分频器源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clk_div10 ISPORT(clk :IN STD_LOGIC;clk_out :OUT STD_LOGIC);END clk_div10;ARCHITECTURE rtl OF clk_div10 ISSIGNAL clk_temp :STD_LOGIC;BEGINPROCESS(clk)V ARIABLE counter: INTEGER RANGE 0 TO 9;BEGINIF (clk'EVENT AND clk='1') THENIF (counter = 9) THENCounter := 0;Clk_out <= '1';ELSECounter :=counter +1 ;Clk_out <= '0';END IF;END IF;END PROCESS;END rtl;一个标准时钟信号源1KHZ经分频后获得一个精确的100HZ的脉冲三、主控电路源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY KZQ ISPORT(CLK,CLR,A,B:IN STD_LOGIC;Q,MIN_EN,SEC_EN,TSEC_EN:OUT STD_LOGIC);END KZQ;ARCHITECTURE KZQ_ARC OF KZQ ISBEGINPROCESS(CLK,CLR)V ARIABLE TMP:STD_LOGIC;BEGINIF CLR='0' THEN TMP:='0';ELSIF CLK'EVENT AND CLK='1' THENIF A='1' THENTMP:=NOT TMP;END IF;END IF;Q<=TMP;END PROCESS;PROCESS(CLK,CLR)BEGINIF CLR='0' THENMIN_EN<='0';SEC_EN<='0';TSEC_EN<='0';ELSIF CLK'EVENT AND CLK='1' THENIF B='1' THENMIN_EN<='0';SEC_EN<='1';TSEC_EN<='1';ELSEMIN_EN<='1';SEC_EN<='1';TSEC_EN<='1';END IF;END IF;END PROCESS;END KZQ_ARC;主控电路各端口作用：输入端：（1）CLK为外部时钟信号，CLR为复位信号输入端。

（2）QT为启/停信号输入端。

（3）MODE为计时长度模式选择信号输入端。

输出端：(1)Q：为启/停控制输出信号。

(2)MIN—EN：分钟计时器的异步并行置数使能信号。

(3)SEC—EN：秒计时器的异步并行置数使能信号。

(4)TSEC—EN：0.01秒计数器的异步并行置数使能信号四、用于秒钟计时的CNT60_1的VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT60_1 ISPORT(CLK,CLR,EN:IN STD_LOGIC;SEC1,SEC0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO:OUT STD_LOGIC);END CNT60_1;ARCHITECTURE CNT60_1_ARC OF CNT60_1 ISBEGINPROCESS(CLK,CLR)V ARIABLE CNT0,CNT1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF CLR='0' THENCNT0:="0000";CNT1:="0000";ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF CNT1="0101" and cnt0= "1000"THENCNT0:="1001"; CO<='1';elsif cnt0<"1001" thenCNT0:=CNT0+1;else cnt0:="0000";IF CNT1<"0101" THENcnt1:=cnt1+1;else cnt1:="0000";CO<='0';END IF;END IF;END IF;END IF;SEC1<=CNT1;SEC0<=CNT0;END PROCESS;END CNT60_1_ARC;用于分钟计时的CNT60_2的VHDL源程序:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT60_2 ISPORT(CLK,CLR,EN:IN STD_LOGIC;MIN1,MIN0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC);END CNT60_2;ARCHITECTURE CNT60_2_ARC OF CNT60_2 ISBEGINPROCESS(CLK,CLR)VARIABLE CNT0,CNT1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF CLR='0' THENCNT0:="0000";CNT1:="0000";ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF CNT1="0101" and cnt0= "1000"THENCNT0:="1001"; CO<='1';elsif cnt0<"1001" thenCNT0:=CNT0+1;else cnt0:="0000";IF CNT1<"0101" THENcnt1:=cnt1+1;else cnt1:="0000";CO<='0';END IF;END IF;END IF;END IF;MIN1<=CNT1;MIN0<=CNT0;END PROCESS;END CNT60_2_ARC;cnt100：输出值为0.01s和0.1sLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT100 ISPORT(CLR,CLK,EN:IN STD_LOGIC;BAI1,BAI0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO:OUT STD_LOGIC);END CNT100;ARCHITECTURE CNT100_ARC OF CNT100 ISBEGINPROCESS(CLK,CLR)V ARIABLE CNT0,CNT1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINIF CLR='0' THENCNT0:="0000";CNT1:="0000";ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF CNT0="1000" AND CNT1="1001"THENCNT0:="1001";CO<='1';ELSIF CNT0<"1001" THENCNT0:=CNT0+1;ELSE CNT0:="0000";IF CNT1<"1001" THENCNT1:=CNT1+1;ELSECNT1:="0000";CO<='0';END IF;END IF;END IF;END IF;BAI1<=CNT1;BAI0<=CNT0;END PROCESS;END CNT100_ARC;4、编译及仿真本次实验采用Quartus II进行编译和仿真Quartus II是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。