UART实验报告

实验四 uart串口通信学院：研究生院学号：1400030034 姓名：张秋明一、实验目的及要求设计一个uart串口通信协议，实现“串<-->并”转换功能的电路，也就是“通用异步收发器”。

二、实验原理uart是一种通用串行数据总线，用于异步通信。

该总线双向通信，可以实现全双工传输和接收。

在嵌入式设计中，uart用来主机与辅助设备通信，如汽车音响与外接ap之间的通信，与pc机通信包括与监控调试器和其它器件，如eeprom通信。

uart作为异步串口通信协议的一种，工作原理是将传输数据的每个字符一位接一位地传输。

其中各位的意义如下：起始位：先发出一个逻辑”0”的信号，表示传输字符的开始。

资料位：紧接着起始位之后。

资料位的个数可以是4、5、6、7、8等，构成一个字符。

通常采用ascii码。

从最低位开始传送，靠时钟定位。

奇偶校验位：资料位加上这一位后，使得“1”的位数应为偶数(偶校验)或奇数(奇校验)，以此来校验资料传送的正确性。

停止位：它是一个字符数据的结束标志。

可以是1位、1.5位、2位的高电平。

由于数据是在传输线上定时的，并且每一个设备有其自己的时钟，很可能在通信中两台设备间出现了小小的不同步。

因此停止位不仅仅是表示传输的结束，并且提供计算机校正时钟同步的机会。

适用于停止位的位数越多，不同时钟同步的容忍程度越大，但是数据传输率同时也越慢。

空闲位：处于逻辑“1”状态，表示当前线路上没有资料传送。

波特率：是衡量资料传送速率的指标。

表示每秒钟传送的符号数（symbol）。

一个符号代表的信息量（比特数）与符号的阶数有关。

例如资料传送速率为120字符/秒，传输使用256阶符号，每个符号代表8bit，则波特率就是120baud，比特率是120*8=960bit/s。

这两者的概念很容易搞错。

三、实现程序library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity uart isport(clk : in std_logic; --系统时钟rst_n: in std_logic; --复位信号rs232_rx: in std_logic; --rs232接收数据信号; rs232_tx:out std_logic --rs232发送数据信号;); end uart; architecture behav of uart is rs232_rx: in std_logic; --rs232接收数据信号 clk_bps: instd_logic; --此时clk_bps的高电平为接收数据的采样点bps_start:out std_logic; --接收到数据后，波特率时钟启动置位rx_data: out std_logic_vector(7 downto 0); --接收数据寄存器，保存直至下一个数据来到rx_int: out std_logic --接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送);bps_start:in std_logic --接收数据后，波特率时钟启动信号置位);bps_start:out std_logic; --接收到数据后，波特率时钟启动置位rx_data: in std_logic_vector(7 downto 0); --接收数据寄存器，保存直至下一个数据来到rx_int: in std_logic --接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去); signal bps_start_1:std_logic; signal bps_start_2:std_logic; signal clk_bps_1:std_logic; signal clk_bps_2:std_logic; signal rx_data:std_logic_vector(7 downto 0); signal rx_int:std_logic; beginrx_top: uart_rx port map(clk=>clk, rst_n=>rst_n,rs232_rx=>rs232_rx,clk_bps=>clk_bps_1,bps_start=>bps_start_1, rx_data=>rx_data,rx_int=>rx_int); speed_top_rx: speed_select port map(clk=>clk, rst_n=>rst_n,clk_bps=>clk_bps_1,bps_start=>bps_start_1); tx_top:uart_tx port map(clk=>clk, --系统时钟rst_n=>rst_n, --复位信号 rs232_tx=>rs232_tx,--rs232发送数据信号 clk_bps=>clk_bps_2, --此时clk_bps的高电平为发送数据的采样点bps_start=>bps_start_2, --接收到数据后，波特率时钟启动置位rx_data=>rx_data, --接收数据寄存器，保存直至下一个数据来到rx_int=>rx_int --接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去);speed_top_tx: speed_select port map(clk=>clk, rst_n=>rst_n,clk_bps=>clk_bps_2,bps_start=>bps_start_2); end behav;-----------------------------------------------------------------------------------------------------------------------3个子模块--------------------------------------------- ---------------------------------异步接收模块------------------------------------------- library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity uart_rx isport(clk : in std_logic; --系统时钟rst_n: in std_logic; --复位信号rs232_rx: in std_logic; --rs232接收数据信号 clk_bps:in std_logic; --此时clk_bps的高电平为接收数据的采样点bps_start:out std_logic; --接收到数据后，波特率时钟启动置位rx_data: out std_logic_vector(7 downto 0); --接收数据寄存器，保存直至下一个数据来到rx_int: out std_logic --接收数据中断信号，接收数据期间时钟为高电平，传送给串口发送模块，使得串口正在进行接收数据的时候，发送模块不工作，避免了一个完整的数据（1位起始位、8位数据位、1位停止位）还没有接收完全时，发送模块就已经将不正确的数据传输出去); end uart_rx; architecture behav of uart_rx is signal rs232_rx0: std_logic; signal rs232_rx1: std_logic; signal rs232_rx2: std_logic; signal rs232_rx3: std_logic; signal neg_rs232_rx:std_logic; signal bps_start_r:std_logic; signal num:integer;signal rx_data_r:std_logic_vector(7 downto 0); --串口接收数据寄存器，保存直至下一个数据到来begin process(clk,rst_n)beginif (rst_n=0)thenrs232_rx0<=0;rs232_rx1<=0;rs232_rx2<=0;rs232_rx3<=0;elseif (rising_edge(clk)) then rs232_rx0<=rs232_rx; rs232_rx1<=rs232_rx0;rs232_rx2<=rs232_rx1;rs232_rx3<=rs232_rx2;end if;end if;neg_rs232_rx <=rs232_rx3 and rs232_rx2 and not(rs232_rx1)and not(rs232_rx0); end process; process(clk,rst_n)beginif (rst_n=0)thenbps_start_r<=0;rx_int<=0;elseif (rising_edge(clk)) then if(neg_rs232_rx=1) then --接收到串口数据线rs232_rx的下降沿标志信号bps_start_r<=1; --启动串口准备数据接收rx_int<=1; --接收数据中断信号使能else if((num= 15) and (clk_bps=1)) then --接收完有用数据信息bps_start_r<=0; --数据接收完毕，释放波特率启动信号rx_int<=0; --接收数据中断信号关闭end if;end if;end if;end if;bps_start<=bps_start_r; end process; process(clk,rst_n)beginif (rst_n=0)thenrx_data_r<=00000000;rx_data<=00000000;num<=0;elseif (rising_edge(clk)) then if(clk_bps=1)thennum<=num+1;case num is篇二：arm uart实验报告题目：一. 实验目的通过实验，掌握uart查询1方式程序的设计二. 实验设备硬件：pc 机一台lpc2131教学实验开发平台一套软件：windows98/xp/2000 系统，ads 1.2 集成开发环境。