PCB与信完整性工程设计原理及方法

PCB与信号完整性分析基础目录前言Array信号完整性（Signal Itegrity）概念信号完整性（Signal Itegrity）原理信号完整性仿真技术信号完整性工程设计应用高速系统带来的挑战Digital Clock Frequencies are Increasing: doubling every 2 years!All noise effects increase as rise times decrease and clock frequencies increase现在的设计有成百上千的高速信号。

各种工艺、器件和信号类型有不同的信号质量要求：3.3V 器件由不同于5V器件的噪声裕量时钟信号由不同于总线的时序要求PCI总线由不同于ISA总线的过冲限制印制板上的互连线对信号有明显的影响，必须加以分析。

没有任何一种设计指南完全覆盖现在的所有设计。

对标准设计指南的强制应用，必将造成过头的设计，增加了制造成本和复杂程度。

关键信号和总线必须基于实际情况加以设计和分析。

现实世界的现状信号完整性设计工程就是解决以上问题50 MHzNO5MHz 20MHz 随着系统速度的提高问题将更加复杂何时判断是否高速设计今天电子设计师们正在从事100MHz 以上的电路设计，总线的工作频率也已经达到或者超过50MHz，有的甚至超过100MHz。

这类型的电子系统要求高速、高效、高度集成且具备高可靠性，这是一个新的领域，称为高速系统设计（HssD，High Speed Ｓystem Design)。

高速电路有两个方面的含义：一是频率高，通常认为如果数字逻辑电路设计的频率达到或者超过45MHz~50MHz，而且工作在这个频率的电路已经占整个电子系统一定的份量（例如三分之一），则称为高速电路设计。

另外一个含义是指数字信号的上升与下降（或称信号的跳变）非常之快，当信号的上升时间小于6倍（一说4倍）信号传输延时（电长度）时即认为信号是高速信号，而与信号的频率无关。

SI：新概念，旧方法SI应用的是传统的传输线、电磁学等理论，以及复杂的算法，解决以下几个方面的问题：*反射；*串扰；*过冲、振铃、地弹、多次跨越逻辑电平错误；*阻抗控制和匹配*EMC； *热稳定性；*时序分析 *芯片封装设计；.............必须注意，信号完整性设计不仅是PCB上如何走线，它是一个逻辑的、机械的和电气的元素的有机整体，信号完整性工程师要具有"系统的概念"。

信号完整性分析作用提高系统性能、可靠性与稳定性优化验证，减少投板次数减少与简化，有效降低成本缩短开发周期提高产品竞争力解决高速系统设计（HSSD）的唯一有效途径目录前言信号完整性（Signal Integrity）原理信号完整性仿真技术信号完整性工程设计应用信号完整性（SI）定义SI（SIGNAL INTEGRITY），即信号完整性，是近几年发展起来的新技术。

SI解决的是信号传输过程中的质量问题，尤其是在高速领域，数字信号的传输不能只考虑逻辑上的实现，物理实现中数字器件开关行为的模拟效果往往成为设计成败的关键。

信号完整性问题分类传输延时（Propagation Delay）信号失真（反射、振铃、损耗、散射）串扰（Crosstalk）电源/地弹（Ground Bounce）EMC目录前言信号完整性（Signal Itegrity）概念信号完整性（Signal Itegrity）原理信号完整性仿真技术信号完整性工程设计应用为什么用传输线进行SI分析PCB板上的信号传输速率越来越高，PCB走线已经表现出传输线的性质，在集总电路中视为短路线的连线上，在同一时刻的不同位置的电流电压已经不同，所以不能再用集总参数来表示，必须采用分布参数传输线理论来处理。

传输线的模型可以表示如下图：图一：单根传输线模型单根传输线的分析方法对于（图一）传输线的性质可以用电报方程来表达,电报方程如下： dU/dz = ( R + jwL) I dI/dz = ( G +jwC) U电报方程的解为：U=Ae rz+Be−rzI=Ae rz/Zo−Be−rz/Zo通解中的为传播常数r=(R+jwL)(G+jwC)为特征阻抗Zo=(R+jwL)+(G+jwC)由于R, G 远小于 jwL、jwC，所以通常所说的阻抗是指：Zo=L/C从通解中可以看到传输线上的任意一点的电压和电流都是入射波和反射波的叠加，传输因此传输线上任意一点的输入阻抗值都是时间、位置、终端匹配的函数，再使用输入阻抗来研究传输线已经失去意义了，所以引入了特征阻抗、行波系数、反射系数的概念描述传输线。

特征阻抗的物理意义就是：入射波的电压和入射波的电流的比值，或反射波的电压和反射波电流的比值。

电磁波在介质的中的传输速度只与介质的介电常数或等效介电常数有关。

FR4带状线的典型传输速度为180ps/inch单根传输线的分析方法（续）耦合传输线分析由于信号之间存在耦合，就引出了有效特征阻抗的概念：若传输线加相反激励，则有效特征阻抗为：Zo= Z(1－K)，即奇模阻抗；若传输线加相同激励，则有效特征阻抗为：Ze= Z(1＋K)，即偶模阻抗。

差分阻抗就是奇模阻抗的两倍。

K为两根传输线之间的耦合系数。

t 导线介质地平面导线介质地平面A、微带线：B、嵌入式微带线：几种PCB设计常用的传输线结构（一）几种PCB 设计常用的传输线结构（二）导线介质地平面地平面导线介质地平面地平面h h 1t C 、对称带状线：D 、：不对称带状线几种PCB设计常用的传输线结构（三）导线介质地平面导线介质地平面地平面E、微带线边对边耦合：F、带状线边对边耦合：几种PCB 设计常用的传输线结构（四） G、对称上下耦合：H 、不对称上下耦合：导线介质地平面地平面导线介质地平面地平面阻抗的控制1、为什么要进行阻抗控制？阻抗匹配不但可以消除信号的反射，还可以降低串扰、EMI问题的发生。

而阻抗匹配的前提是良好的阻抗控制。

2、哪些因素对阻抗有影响？走线类型、介质厚度、线宽、线间距、介质材料等都对阻抗有贡献，需要综合考虑这些影响。

简单的讲，就是所有影响信号耦合的因素3、现在能够进行阻抗控制的工具有哪些？现在我们所有的分析工具都可以进行阻抗控制。

基本上都是用二维场提取的方式进行阻抗计算。

阻抗的测试1、阻抗测试的原理：现在比较常用的阻抗测试仪采用TDR原理，即向被测走线输出一个阶跃信号，由于信号在阻抗变化点发生反射，测试仪通过采集到的不同点的反射，计算出各点的阻抗。

为了保证阻抗测试的准确性，必须保证被测线段的足够长度2、阻抗测试设备：11801C采样示波器＋SD24采样/TDR/TDT探头反射·产生的原因：电磁波沿信号路径传播，在阻抗不连续点产生反射阻抗不连续点产生反射反射的计算：·信号在始端和末端来回反射·由于损耗的存在，反射信号逐渐减弱，最后达到平衡(Zs-Zo)/(Zs+Zo)(ZL-Zo)/(ZL+Zo)常见匹配方法串联端接匹配接收端开路或输入阻抗很大时放置RS=Z0 -R0（一般要小一点）在源端。

优点：没有直流通路，因此不用备用的电源和没有高电平衰减，RS可以集成在芯片内部。

缺点：典型的情况下只能用于单负载结构；如果时序允许的话，增加的负载要放在线的末端附近。

当Z0 和R0不好控制或者当一些过冲和下冲能够被容忍的时候，通常RS<<Z0 -R0。

）常见匹配方法（续并联端接匹配匹配电阻在负载端连接到电源或地，优点：和串联匹配相比只有一半的容性延迟。

缺点：增加了直流功耗；输出摆幅不再是全摆幅。

改进方式是thevenin等效匹配，对TTL 3V 偏置的匹配R1/R2=2/3； R1||R2=Z0。

交流并联匹配是通过牺牲信号质量来换取直流功耗的减小。

常见匹配方法（续）二极管端接匹配在接受端放置肖特基二极管到电源或地优点：二极管限制了过冲（小于或等于1V）；二极管可以集成在每一个接受器的芯片内部；不需要直流通路来消耗直流功耗。

缺点：二极管匹配的缺点之一就是在线路上存在多径反射而影响到下一个数据的开始，因此需要在变化频率下校对二极管的响应。

为了很好地的利用这种匹配的优点，你必须选择Ton，Vf，Trr时间小的肖特基二极管。

常见匹配方法（续）AC匹配（RC匹配）优点：在于终端电容阻止直流电流，因此节省了相当可观的功率。

选择适当的电容值会使得终端的波形具有最小的过冲和下冲并且是一个接近理想的方波。

缺点：一是要求了两个器件，在高密板时布局时无放置空间；二是在传输线上的数据会有时间的抖动，依赖于前一个数据的模式串扰与耦合当两个网络靠近时，一个网络的电流变化会引起另外一个网络的电流变化，即产生串扰。

也就是两个网络之间的电磁场耦合产生。

串扰只在上升、下降沿电流变化时产生。

串扰与耦合机理串扰模型：电感耦合模型（感性串扰）和电容耦合模型（容性串扰）。

串扰与耦合机理感性串扰的特点：受害网络与侵害网络之间互感的影响象一个变压器，侵害网络上的电流在受害网络上诱导出与侵害电流相反极性的电流。

这个电流在受害网络上向两个方向扩散。

受害网络向远端和近端流动的电流的相位相同，且信号跳变方向与侵害网络相反。

串扰与耦合机理容性串扰的特点：受害网络向远端和近端流动的电流的相位相反，向远端传播的电流与侵害网络的跳变方向一致。

串扰与耦合机理前向串扰： 1/2Ic-IL后向串扰： 1/2Ic+IL在理想情况下，前向串扰是相抵消的，通常IL比Ic大。

后向串扰脉冲幅度饱和，宽度是信号在平行耦合线长度上传输时间的两倍，前向串扰脉冲宽度与驱动信号上升时间相同，幅度随耦合长度增加而增加，最终达到饱和。

串扰与耦合机理危害：波形畸变噪声余量减少上升时间变化。

串扰与耦合机理容性串扰电流和感性串扰电流在远端相消。

所以平行走线的网络，如果驱动源都在网络的同一端，则串扰很小；如果驱动源在不同端，则串扰很大。

对于平行走线的网络，容性串扰和感性串扰在近端相加，并从近端反射到远端。

所以对于受害网络的负载来说，最大的串扰来自从近端反射回去的串扰（后向串扰），而不是直接入射的串扰（前向串扰）。

因为源端匹配元件能够较好地吸收后向串扰，所以能够更好地消除总串扰。

影响串扰的因素信号的跃变时间（Tr ,Tf)与频率器件的电压扇出PCB上的线耦合电源、地层与信号层间距相邻信号层间距线间距与并行走线长度回流耦合路径PCB材料信号的耦合模式串扰的控制选择慢变化边沿信号的器件。

选择输出电流小的器件。

为了减少PCB上的线间耦合，可采取以下措施：1）减少电源地层与信号层间距2）提高相邻信号层间距3）减少并行走线长度4）当线长增加到一定限度时串扰饱和，可增加线间距抑制5）增加干扰源上的信号上升时间6）在受害线上采用匹配技术（通过仿真决定）7）关键信号线走STRIPLINE把噪声裕量大的信号放在耦合大的区域（在布局是进行控制）尽量避免信号的同时变化，特别是反向同步变化（在实际中可能性不大）。