巴克码检测器课程设计
巴克码识别器的设计与仿真
摘要本课程设计介绍了一种简单的关于双音多频信号的产生与检测的方法。
首先设计了关于双音多频（DTMF）信号的产生与检测的电路图，其中核心部件是MT8870和MC74HC4511；然后通过matlab仿真软件完成对双音多频信号的检测，并采用Goertzel算法对信号进行频谱分析。
关键字：双音多频信号，matlab，Goertzel目录第1章绪论....................................... 错误！未定义书签。
第2章双音多频（DTMF）信号的设计 ................. 错误！未定义书签。
2.1设计目的及意义 .............................. 错误！未定义书签。
2.2双音多频（DTMF）信号的组成 .................. 错误！未定义书签。
2.3DTMF信号的应用 .............................. 错误！未定义书签。
2.4仿真软件介绍 ................................ 错误！未定义书签。
PROTEL软件概述 ................................. 错误！未定义书签。
MATLAB软件概述 ................................. 错误！未定义书签。
2.5电路设计中的核心器件 ........................ 错误！未定义书签。
2.6主要参数设置 ................................ 错误！未定义书签。
3.1双音多频信号的产生 .......................... 错误！未定义书签。
3.2双音多频信号检测 ............................ 错误！未定义书签。
3.3MATLAB工具箱函数GOERTZEL...................... 错误！未定义书签。
巴克码检测课程设计
巴克码检测课程设计一、课程目标知识目标：1. 学生能理解巴克码的基本概念，掌握其编码规则及特点；2. 学生能运用巴克码进行错误检测，并了解其在通信系统中的应用；3. 学生了解数字信号处理的基本原理，理解巴克码在信号检测中的作用。
技能目标：1. 学生具备独立编写巴克码编码程序的能力，能通过编程实现错误检测；2. 学生能够运用所学知识，分析实际通信系统中巴克码的应用案例，提出优化方案；3. 学生能够运用巴克码检测错误，培养解决问题的能力。
情感态度价值观目标：1. 学生通过学习巴克码检测，培养对通信科学的兴趣，激发探索精神；2. 学生在学习过程中，养成合作、分享、尊重他人成果的良好品质；3. 学生能够认识到科技发展对国家和社会的重要性，增强社会责任感。
课程性质：本课程为信息技术与通信科学领域的一节实践性课程，通过巴克码检测的学习，培养学生的编程能力、问题解决能力和团队合作精神。
学生特点：六年级学生具备一定的编程基础和逻辑思维能力，对通信科学有一定的好奇心，喜欢探索和实践。
教学要求：结合学生特点，注重理论与实践相结合，鼓励学生动手实践，培养其创新能力和实际操作能力。
在教学过程中，关注学生的个体差异，提供有针对性的指导。
通过课程学习，使学生达到上述课程目标，为后续学习打下坚实基础。
二、教学内容1. 巴克码基本概念：巴克码的定义、特点及其在通信系统中的应用；2. 编码规则：巴克码的编码方法，奇偶校验原理；3. 错误检测：巴克码检测错误的能力，错误检测原理；4. 数字信号处理：数字信号处理基本原理，巴克码在信号检测中的作用；5. 编程实践：编写巴克码编码程序，实现错误检测功能；6. 应用案例分析：分析巴克码在通信系统中的应用案例，探讨优化方案；7. 实践项目：分组合作，完成巴克码检测错误实践项目，培养团队合作能力。
教学大纲安排：第一课时：巴克码基本概念、编码规则；第二课时：错误检测原理、数字信号处理基本原理；第三课时：编程实践，编写巴克码编码程序；第四课时：应用案例分析，探讨优化方案；第五课时：实践项目，分组合作完成巴克码检测错误项目。
巴克码识别器的设计与仿真 (2)
*****************实践教学*****************兰州理工大学计算机与通信学院2013年秋季学期通信系统综合训练题目：巴克码识别器的设计与仿真专业班级：姓名：学号：指导教师：彭铎成绩：摘要巴克码是一种具有特殊规律的二进制码组，它是一种非周期序列。
是目前已找到的最常用的群同步码字之一。
它具有尖锐的自相关特性，便于与随机的数字信息相区别，易于识别，出现伪同步的可能性小。
本次课程设计是在掌握群同步码巴克码的基础上，利用MATLAB完成对巴克码识别器的设计。
关键字：巴克码识别器，MATLAB目录前言 (1)1．基本原理 (2)1.1目的及意义 (2)1.2群同步 (2)1.3巴克码 (3)1.4系统设计框图 (3)1.5MATLAB仿真软件 (4)2．系统分析 (6)2.1巴克码的发生 (6)2.2巴克码的判决 (7)2.3巴克码的同步 (8)2.4群同步码 (9)2.5移位寄存器 (10)2.6同步字符的识别性能 (11)3．系统设计与调试 (13)3.1设计思路 (13)3.2调试结果： (14)设计总结 (16)参考文献 (17)致谢 (18)附录 (19)前言同步是通信系统中一个重要的实际问题。
通信系统中的同步可分为载波同步、位同步、帧同步等几大类。
在通信系统中，同步具有相当重要的地位。
通信系统能否有效地、可靠地工作，很大程度上依赖于有无良好的同步系统。
因此，如何使系统同步，如何保持同步，成为现代数字通信系统设计者所面临的重要课题。
在数字通信时，一般总是以一定数目的码元组成一个个的“字”或“句”，即组成一个个的“群”进行传输的。
因此，在接收这些数字流时，同样也必须知道这些“字”、“句”的起止时刻，在接收端产生与“字”、“句”起止时刻相一致的定时脉冲序列，统称为群同步或帧同步。
群同步信号的频率很容易由位同步信号经分频而得出。
但是，每个群的开头和末尾时刻却无法由分频器的输出决定。
上大实验六(6)
串 P 行 C S D 1 L 2 I B P 5 电 电 4
C O P C 四 K 8 位 S S S S T S C E O R G B S S S S S S S P L P L P N L S R T R T C 0 C A C
K K
实验六 帧同步
一、实验目的
1. 掌握巴克码识别原理。 2. 掌握同步保护原理。 3. 掌握假同步、漏同步、捕捉态、维 持态概念。
二、实验内容
1. 观察帧同步码无错误时帧同步器 的维持态。 2. 观察帧同步码有一位错误时帧同 步器的维持态和捕捉态。 3. 观察同步器的假同步现象和同 步保护作用。
三、基本原理
7
4
L
S
12 13
11
U
5
4
0
7
本模块有以下测试点及输入输出点：
S-IN
数字基带信号输
入点（2 个）
BS-IN
位同步信号输入
点（2 个）
GAL
巴克码识别器输出
信号测试点
÷24
24 分频器输出信
号测试点
TH
判决门限电平测试
点
FS
帧同步信号测试点
图 6-1 中各单元与图 6-2 中元器件的
帧同步模块电路中有三个发光二极管
指示灯 P1、P2、P3 与判决门限控制
电压相对应，即从左到右与 L2、L1、 L0 一一对应，灯亮对应 1，灯熄对应 0。判决电平测试点 TH 就是 L0 信号， 它与最右边的指示灯 P3 状态相对应。
当 L2L1L0=111 时门限为 7，三个灯全 亮，TH 为高电平；当 L2L1L0=110 时门 限为 6，P1 和 P2 亮，而 P3 熄，TH 为
巴克码识别器
任务书一、课程设计的目的1．熟悉SystemView 仿真环境并能在其环境下了解并掌握通信系统的一般设计方法，具备初步的独立设计能力；2．提高综合运用所学理论知识独立分析和解决问题的能力。
二、课程设计的原理使用一个8位移位寄存器的前7位和3个非门构成检测电路，加法器的输出经过判决器检测出大于6的单峰脉冲。
数据流简单地用了一个100Hz 的PN 序列代替，时钟信号的频率与PN 数据流的速率一样也为100Hz 。
SystemView 是美国Elanix 公司推出的基于个人计算机WindoWS 环境的动态通信系统仿真工具，它可用于DSP 信号处理、滤波器设计以及复杂的通信系统数学模型的建立和仿真分析．它的用户界面友好，分析窗口功能强大，用户只需用鼠标点击图符库中的相应图符就能完成各种系统的搭建、设计和仿真分析。
（1）巴克码巴克码是一种具有特殊规律的二进制码字，是一种非周期序列，它的特殊规律是：若一个n 位的巴克码，每个码元只可能取值+1或-1，它的局部自相关函数为)(0)0(1)0)(1n j n j j n x x j R ji j n i i >=<<±===+-=∑（ (1) 从式（1）中可以看到巴克码计算的局部自相关函数R （j ）具有尖锐单峰特性，从后面的分析同样可以看出，它的识别器结构非常简单。
目前只搜索到10组巴克码，其码组最大长度为13，全部列在下表中。
表中+表示+1，–表示–1。
表2.1巴克码对应表巴克码识别器的电路框图如图1所示，它由7级移位寄存器、相加电路和判决电路等组成[9]。
移位寄存器输出联线与巴克码组l 1 l一1—1 1—1相对应，可从“1”端输出，也可从⋯0端输出．它实现对输入的巴克码的相关运算．当输入的码字1存人移位寄存器时，“1”端的输出为高电平，设其为+1，而“0”端的输出为低电平，设其为0(或一1)；反之，当输入的码字一1存人移位寄存器时，“0”端的输出为高电平+1，⋯1端的输出为低电平0(或一1)．由于各移位寄存器输出端的接法和巴克码的规律一致，这样，如果输人移位寄存器的数字有一位或多位与对应的巴克码位不同，则该位就输出低电平0(或一1)，所以将移位寄存器的各位相加时其和就一定会小于7I而只有输入为巴克码时，7级移位寄存器的输出端都为+1，相加器才可能输出7．若将判决器的判决电平设置为6．5，那么就只有与巴克码组完全相同的序列输入时，判决器才有输出，从而可以识别出巴克码组．三、各具体模块实现及调试过程(1)巴克码发生器SystemView在通信图符库中给出了一个PN码发生器的图符。
.巴克码的编码设计与仿真兰州理工大学
公式2.4.1
这种非周期序列的自相关函数称为局部自相关函数。当j＝0时，很显然R(j)=n，
|j |
0
1
2
3
4
5
6
>=7
R(j)
7
0
-1
0
-1
0
-1
0
将所求得的结果画成曲线，就得到7位巴克码的自相关函数曲线。
图2.4.1巴克码的自相关函数曲线
-表1-1 已发现的巴克码组
n
巴克码
2
+ +
3
+ + --
4
+ + + --; + + -- +
5
+ + + -- +
7
+ + + -- -- + --
11
+ + + -- -- -- + -- -- + --
13
+ + + + + -- -- + + -- + -- +
其中，“+”表示取值为高电平1，“一”表示取值为低电平0。依要求及上面的巴克码组可知，13位的巴克码发生器应在输入时钟信号作用下依次产生“1111100110101”的码元序列
当接收端对接收到的比特流进行搜索时，一旦检测到这种特殊字符，就知道了帧的开始，并据此划分帧内的码组。群同步（在这种数据格式中称为帧同步）就这样建立起来了。
巴克码的检测与发生
数字电子技术实验 A报告（2008-2009学年第一学期）学号 20072428姓名黄明江班级 07级网络工程2班实验时间第十三周周三第三讲桌号1指导老师史燕巴克码的检测与发生一．设计思路1.功能：（1）当输入为串行码X【1110010（巴克码）】时，输出检测信号Z，当检测到巴克码（111001010）时，输出为1。
检测灯亮。
(2).自动产生巴克码（1110010）。
2.图框检测图框产生图框3.思路检测：本实验通过7位移位寄存器来实现对串行输入数据的存储。
然后通过比较是不是巴克码，然后实现判断。
产生：通过对7位移位寄存器的数据的循环输出即可实现巴克码的产生功能。
移位寄存器存储巴克码数据。
4. 状态转移图二．波形图。
三．源代码。
MODULE bakemaTITLE 'bakema'clk,codein pin 1,2;q2..q0,y pin 22,21,20,15 istype'reg'; ss0=^b000;ss1=^b001;ss2=^b010;ss3=^b011;ss4=^b100;ss5=^b101;ss6=^b110;ss7=^b111;LM=[q2..q0];c,x=.c.,.x.;equationsLM.clk=clk;y.clk=clk;state_diagram LMstate ss0:if codein==1 then goto ss1withy:=0;endwithelse goto ss0withy:=0;endwith; state ss1:if codein==1 then goto ss2withy:=0;endwithelse goto ss0withy:=0;endwith; state ss2:if codein==1 then goto ss3withy:=0;endwithelse goto ss0y:=0;endwith; state ss3:if codein==1 then goto ss3withy:=0;endwithelse goto ss4withy:=0;endwith; state ss4:if codein==1 then goto ss1withy:=0;endwithelse goto ss5withy:=0;endwith; state ss5:if codein==1 then goto ss6withy:=0;endwithelse goto ss2withy:=0;endwith; state ss6:if codein==1 then goto ss2withy:=0;endwithelse goto ss7withy:=1;endwith; state ss7:if codein==1 then goto ss1withy:=0;endwithwithy:=0;endwith; TEST_VECTORS ([clk,codein]->[LM,y])[c,0]->[x,x];[c,0]->[x,x];[c,1]->[x,x];[c,1]->[x,x];[c,1]->[x,x];[c,0]->[x,x];[c,0]->[x,x];[c,1]->[x,x];[c,0]->[x,x];[c,1]->[x,x];[c,1]->[x,x];[c,1]->[x,x];[c,1]->[x,x];[c,1]->[x,x];[c,1]->[x,x];[c,0]->[x,x];[c,0]->[x,x];[c,1]->[x,x];[c,0]->[x,x];[c,1]->[x,x];[c,1]->[x,x];[c,1]->[x,x];END。
EDA课程ROM扩展巴克码检测器
控制系统
用于检测控制系统的异 常情况，提高控制系统
的可靠性和稳定性。
医疗设备
用于检测医疗设备中的 异常情况，提高医疗设 备的安全性和可靠性。
优势与局限性
优势
ROM扩展巴克码检测器具有高可靠 性、高稳定性、高抗干扰能力等优点 ，能够有效地检测和纠正信号中的错 误，提高系统的性能和可靠性。
局限性
由于ROM扩展巴克码检测器的实现较 为复杂，且需要预先定义检测码，因 此在某些情况下可能无法适应快速变 化的环境和信号。
软件实现
软件算法设计
根据巴克码检测器的算法 需求，设计合理的软件算 法，包括编码、解码和检 测等算法。
编程语言选择
选择适合的编程语言，如 C/C或Verilog等，进行软 件算法的实现。
代码优化与调试
对实现的算法进行优化和 调试，确保软件的正确性 和性能。
测试与验证
测试环境搭建
搭建适合的测试环境，包括硬件测试平台和软件测试 平台。
ROM扩展巴克码检测器可根据不同的 应用场景和需求进行灵活配置，具有 广泛的应用前景。
该检测器具有较高的检测效率和准确 性，能够在较短时间内完成信号的解 码和纠错。
对未来研究的展望
01
深入研究其他类型的巴克码
除了ROM扩展巴克码检测器，还有其他类型的巴克码，如Reed-
Solomon码等。未来可以进一步研究这些巴克码的性能和应用。
高速化
随着信号传输速率的不断提高，ROM扩展巴克码检测器 的高速化将成为未来的发展方向，能够适应高速信号的检 测和纠正需求。
05
结论
总结课程收获
掌握ROM扩展巴克码检测器的原理
01
通过学习，我深入理解了ROM扩展巴克码检测器的工作原理，
巴克码发生器设计
摘要本课程设计主要是利用QUARTERSⅡ设计一个8位巴克码代码发生器，当识别到一组代码时，输出一个高电平脉冲。
巴克码主要用于通信系统中的帧同步，其特点是具有尖锐的自相关函数，便于与随机的数字信息相区别，易于识别，出现伪同步的可能性小。
巴克码是一种具有特殊规律的二进制码组，它是一种非周期序列。
关键词：QUARTERSⅡ，巴克码，信号发生器，序列1绪论在通信系统中，同步技术起着相当重要的作用。
通信系统能否有效地、可靠地工作，很大程度上依赖于有无良好的同步系统。
通信系统中的同步可分为载波同步、位同步、帧同步等几大类。
当采用同步解调或相干检测时，接收端需要提供一个与发射端调制载波同频同相的相干载波，获得此相干载波的过程称为载波提取，或称为载波同步。
而在数字通信中，消息是一串连续的信号码元序列，解调时常须知道每个码元的起止时刻。
因此，就要求接收端必须能产生一个用作定时的脉冲序列，以便与接收的每一个码元的起止时刻一一对齐。
在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步。
数字通信中的消息数字流总是用若干码元组成一个“字”，又用若干“字”组成一“句”。
因此，在接收这些数字流时，同样也必须知道这些“字”、“句”的起止时刻，在接收端产生与“字”、“句”起止时刻相一致的定时脉冲序列，统称为群同步或帧同步。
当通信是在两点之间进行时，完成了载波同步、位同步和帧同步之后，接收端不仅获得了相干载波，而且通信双方的时标关系也解决了，这时，接收端就能以较低的错误概率恢复出数字信息。
在数字通信系统中，实现帧同步的方法通常有两种：起止式同步法和集中式插入同步法。
起止式同步比较简单，一般是在数据码元的开始和结束位置加入特定的起始和停止脉冲来表示数据帧的开始和结束。
另外在计算机RS232串口通信中通常也使用类似方法。
而在集中式插入同步法中，要求插入的同步码在接收端进行同步识别时出现伪同步的概率尽可能小，并且要求该码组具有尖锐的自相关函数以便于识别。
巴克码检出器
信号延迟、干扰、非线性失真、收发端的时钟偏差等等。为了保证数字传输的可 靠性，必须进行同步。根据同步的作用，可以分为：载波同步、位同步、帧同步、 网同步。本实验就是一种帧同步的实例，通过此例，学习使用 DSP Builder 的设 计方法。
11. 再次点击工具条上的 图标进行编译。编译成功后就可以下载。 通过 USB-blaster 下载电缆连接 PC 机和开发平台，如果首次使用下载电缆，
此时操作系统会提示安装驱动程序，此 USB 设备的驱动处于 QuartusII 安装目录 中的\drivers\usb-blaster 中。
单击 Tool\Programmer 打开下载窗口：
波动，可以用作帧同步的特殊码组。符合上述自相关特性的码组是存在的，比如
{+1，+1，+1，－1，－1，+1，－1}就是 7 位的巴克码序列。当 j = 0 时，
7
R( j) = ∑ xi2 = 7 ，达到峰值；当 j = 1时， R( j) = 1 ；当 j = 3、5、7 时， R( j) = 0 ；当 i=1
一、实验目的： 理解巴克码检出器的工作原理以及实现方法，掌握 MATLAB\DSP BUILDER
设计的基本步骤和方法。
二、实验条件： 1. 安装 WindowsXP 系统的 PC 机； 2. 安装 QuartusII6.0 EDA 软件； 3. 安装 MATALB7.0+DSP BUILDER6.0 软件； 4. GW48 型 SOPC 开发平台；
⒈⒉⒊⒋⒌⒍⒎⒏
⒐⒑⒒⒓⒔⒕⒖⒗
任选一个发光二极管即可，此指导书所使用的是 LED8(IO79)。
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课程设计任务书学生姓名：专业班级：电子科学与技术0803班指导教师：工作单位：信息工程学院题目:巴克码检测器课题要求：（1）学会在QuartusⅡ环境中运用VHDL语言设计方法构建具有一定逻辑功能的模块，并能运用图形设计方法完成顶层原理图的设计。
（2）掌握巴克码检测器的主要功能与在CPLD中的实现方法。
课题内容：（1）设计一个七位巴克码（X1110010）代码检测器，当识别到一组代码时，输出一个高电平脉冲。
（2）运用QuartusⅡ软件中的仿真功能对所设计的巴克码检测器的各个模块及顶层电路的功能进行仿真分析。
时间安排：学习VHDL语言的概况第1天学习VHDL语言的基本知识第2、3天学习VHDL语言的应用环境，调试命令第4、5天课程设计第6-9天答辩第10天指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (I)ABSTRACT (II)1绪论 (1)2 巴克码简介 (2)3 QUARTERS Ⅱ设计软件介绍 (3)3.1VHDL发展史及特点 (3)3.2Q UARTERS Ⅱ应用 (4)4方案选择及论证 (6)5 设计原理 (7)5.1巴克码发生器 (7)5.2巴克码检测器 (9)6 编译与仿真 (13)6.1程序编译 (13)6.2实验仿真 (18)7 小结 (20)参考文献： (21)摘要本课程设计主要是利用QUARTERSⅡ设计一个七位巴克码（X1110010）代码检测器，当识别到一组代码时，输出一个高电平脉冲。
巴克码主要用于通信系统中的帧同步，其特点是具有尖锐的自相关函数，便于与随机的数字信息相区别，易于识别，出现伪同步的可能性小。
巴克码是一种具有特殊规律的二进制码组，它是一种非周期序列。
关键词：QUARTERSⅡ，巴克码，信号检测器，序列AbstractThis course is designed using QUARTERS Ⅱ design a seven buck code (X1110010) code detector, when to recognize a set of code, and the output pulse a high level.Buck code is mainly used for communication system of frame synchronization, characterized by a sharp autocorrelation, facilitate and random digital information to distinguish, easy to identify, appear the possibility of pseudo synchronous small. Buck code is one kind has the special law of binary code group, it is a non-periodic sequence.Keywords: QUARTERS Ⅱ, buck yards, signal tester, sequence1绪论在通信系统中，同步技术起着相当重要的作用。
通信系统能否有效地、可靠地工作，很大程度上依赖于有无良好的同步系统。
通信系统中的同步可分为载波同步、位同步、帧同步等几大类。
当采用同步解调或相干检测时，接收端需要提供一个与发射端调制载波同频同相的相干载波，获得此相干载波的过程称为载波提取，或称为载波同步。
而在数字通信中，消息是一串连续的信号码元序列，解调时常须知道每个码元的起止时刻。
因此，就要求接收端必须能产生一个用作定时的脉冲序列，以便与接收的每一个码元的起止时刻一一对齐。
在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步。
数字通信中的消息数字流总是用若干码元组成一个“字”，又用若干“字”组成一“句”。
因此，在接收这些数字流时，同样也必须知道这些“字”、“句”的起止时刻，在接收端产生与“字”、“句”起止时刻相一致的定时脉冲序列，统称为群同步或帧同步。
当通信是在两点之间进行时，完成了载波同步、位同步和帧同步之后，接收端不仅获得了相干载波，而且通信双方的时标关系也解决了，这时，接收端就能以较低的错误概率恢复出数字信息。
在数字通信系统中，实现帧同步的方法通常有两种：起止式同步法和集中式插入同步法。
起止式同步比较简单，一般是在数据码元的开始和结束位置加入特定的起始和停止脉冲来表示数据帧的开始和结束。
另外在计算机RS232串口通信中通常也使用类似方法。
而在集中式插入同步法中，要求插入的同步码在接收端进行同步识别时出现伪同步的概率尽可能小，并且要求该码组具有尖锐的自相关函数以便于识别。
同时接收机端的同步码识别器要尽量简单。
目前用得比较广泛的是性能良好的巴克(Barker)码。
2 巴克码简介巴克码主要用于通信系统中的帧同步，其特点是具有尖锐的自相关函数，便于与随机的数字信息相区别，易于识别，出现伪同步的可能性小。
巴克码是一种具有特殊规律的二进制码组，它是一种非周期序列。
一个n位的巴克码组为{ ，：，，. ，}，其中的取值是+1或一1，其局部自相关函数为：目前已发现的所有巴克码组如表1：表1 已发现的巴克码组其中，“+”表示取值为高电平1，“一”表示取值为低电平0。
依要求及上面的巴克码组可知，8位的巴克码发生器应在输入时钟信号作用下依次产生“01110010”的码元序列。
3 Quarters Ⅱ设计软件介绍3.1 VHDL发展史及特点VHDL诞生于1982年。
随后各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。
此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。
1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE 标准的1076-1993版本，（简称93版）。
现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。
有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。
VHDL的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描述语言。
因此它的应用主要是应用在数字电路的设计中。
目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。
当然在一些实力较为雄厚的单位，它也被用来设计ASIC。
VHDL主要用于描述数字系统的结构，行为，功能和接口。
除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。
VHDL语言特点（1）VHDL语言功能强大、设计灵活。
VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。
它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。
VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言虽不能比拟的。
VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。
（2）支持广泛、易于修改。
由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。
在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。
（3）强大的系统硬件描述能力。
VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。
而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。
另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。
VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。
（4）独立于器件的设计、与工艺无关。
设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。
当设计描述完成后，可以用多种不同的器件结构来实现其功能。
（5）很强的移植能力。
VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。
（6）易于共享和复用。
VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。
这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。
（7）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。
（8）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。
符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。
对于用VHDL完成的一个确定的设计，可以利用EDA 工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。
（9）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。
总之，由于VHDL语言有这么多优点和特点，因此它被广泛的应用在电路系统的设计和器件的设计仿真中。
3.2 Quarters Ⅱ应用Quarters Ⅱ是Altera公司推出的新一代开发软件，适合于大规模逻辑电路设计，是Altera公司的第4代可编程逻辑器件集成开发环境，提供了从设计输入到器件编程的全部功能，与Max+plus Ⅱ相比，Quarters Ⅱ设计软件增加了网络编辑功能，提升了调试能力，解决了潜在的设计延迟，同时其强大的设计能力和直观易用的接口，受到数字系统设计者的普遍欢迎。
Quarters Ⅱ开发系统具有以下主要特点：Quarters Ⅱ可以产生并识别EDIF网表文件、VHDL网表文件和Verilog HDL网表文件，为第三方EDA工具提供了方便的接口。
Quarters Ⅱ支持一个工作组环境下的设计要求，包括支持基于Internet的协作设计，与Cadence,ExemplarLogic,MentorGraphics,Synopsys和Synplicity等EDA供应商的开发工具相兼容。
Quarters Ⅱ作为一种设计环境，除支持Altera的APEX 20KE，APEX 20KC，APEX Ⅱ，ARM的Excalibur嵌入式处理器方案，Mercury,FLEX10KE和ACEX1K之外，还支持MAX3000A和MAX7000系列乘积项器件。