高速时钟电路的EMC设计
高速电路设计中,走线的等长、关键信号的阻抗控制、差分走线的设置 -- infohunter...(转载)
摘要：本文首先简述了高性能ARM9微处理器EP9315集成的外设接口及硬件结构框架，提出了当前高速电路设计中的问题；然后，详细介绍了利用Allegro实现嵌入式系统中SDRAM和IDE总线接口的电路设计；最后以Cirrus Logic公司的CS8952为例，阐述了物理层接口芯片的布线准则及其在Allegro中的实现。
关键词：嵌入式系统； Allegro；等长；差分对；阻抗控制引言随着嵌入式微处理器主频的不断提高，信号的传输处理速度越来越快，当系统时钟频率达到100 MHZ以上,传统的电路设计方法和软件已无法满足高速电路设计的要求。
在高速电路设计中，走线的等长、关键信号的阻抗控制、差分走线的设置等越来越重要。
笔者所在的武汉华中科技大学与武汉中科院岩土力学所智能仪器室合作，以ARM9微处理器EP9315为核心的嵌入式系统完成工程检测仪的开发。
其中在该嵌入式系统硬件电路设计中的SDRAM和IDE等长走线、关键信号的阻抗控制和差分走线是本文的重点,同时以cirrus logic公司的网络物理层接口芯片cs8952为例详细介绍了网络部分的硬件电路设计，为同类高速硬件电路设计提供了一种可借鉴的方法。
2 硬件平台2.1 主要芯片本设计采用的嵌入式微处理器是Cirrus Logic公司2004年7月推出的EP93XX系列中的高端产品EP9315。
该微处理器是高度集成的片上系统处理器，拥有200兆赫工作频率的ARM920T内核，它具有ARM920T内核所有的优异性能,其中丰富的集成外设接口包括PCMCIA、接口图形加速器、可接两组设备的EIDE、1/10/100Mbps以太网MAC、3个2.0全速HOST USB、专用SDRAM通道的LCD接口、触摸屏接口、SPI串行外设接口、AC97接口、6通道I2S接口和8*8键盘扫描接口，并且支持4组32位SDRAM的无缝连接等。
主芯片丰富的外设接口大大简化了系统硬件电路，除了网络控制部分配合使用Cirrus Logic 公司的100Base-X/10Base-T物理层（PHY）接口芯片CS8952外，其他功能模块无需增加额外的控制芯片。
高速时钟线的处理
2 时钟线的处理2.1)建议先走时钟线。
2.2)频率大于等于66M的时钟线，每条过孔数不要超过2个，平均不得超过1.5个。
2.3)频率小于66M的时钟线，每条过孔数不要超过3个，平均不得超过2.5个2.4)长度超过12inch的时钟线，如果频率大于20M，过孔数不得超过2个。
2.5)如果时钟线有过孔，在过孔的相邻位置，在第二层（地层）和第三层（电源层）之间加一个旁路电容、如图2.5-1所示，以确保时钟线换层后，参考层（相邻层）的高频电流的回路连续。
旁路电容所在的电源层必须是过孔穿过的电源层，并尽可能地靠近过孔，旁路电容与过孔的间距最大不超过300MIL。
图2.5-1过孔处的旁路电容2.6)所有时钟线原则上不可以穿岛。
下面列举了穿岛的四种情形。
2.6.1) 跨岛出现在电源岛与电源岛之间。
此时时钟线在第四层的背面走线，第三层(电源层)有两个电源岛，且第四层的走线必须跨过这两个岛，如图2.6-1所示。
2.6.2) 跨岛出现在电源岛与地岛之间。
此时时钟线在第四层的背面走线，第三层(电源层)的一个电源岛中间有一块地岛，且第四层的走线必须跨过这两个岛。
如图2.6-2所示。
2.6.3) 跨岛出现在地岛与地层之间。
此时时钟线在第一层走线，第二层(地层)的中间有一块地岛，且第一层的走线必须跨过地岛，相当于地线被中断。
如图2. 6-3所示。
2.6.4) 时钟线下面没有铺铜。
若条件限制实在做不到不穿岛，保证频率大于等于66M的时钟线不穿岛，频率小于66M的时钟线若穿岛，必须加一个去耦电容形成镜像通路。
以图6.1为例，在两个电源岛之间并靠近跨岛的时钟线，放置一个0.1UF的电容。
2.7)当面临两个过孔和一次穿岛的取舍时，选一次穿岛。
2.8)时钟线要远离I/O一侧板边500MIL以上，并且不要和I/O线并行走，若实在做不到，时钟线与I/O口线间距要大于50MIL。
2.9)时钟线走在第四层时，时钟线的参考层（电源平面）应尽量为时钟供电的那个电源面上，以其他电源面为参考的时钟越少越好，另外，频率大于等于66M的时钟线参考电源面必须为3.3V电源平面。
时钟电路设计概述-数字电路设计
时钟电路设计概述-数字电路设计本⽂⼀般性地讲解了数字电路设计中的时钟电路设计，包括有源晶振，⽆源晶振，时钟缓冲器，并探讨了有关EMC，端接电阻和信号完整性的设计要点，设计经验来⾃于⽣花通信（Signalsky）的数字电路设计⼯程师。
时钟信号产⽣电路先看图1中的两个时钟电路，不⽤我说，相信读者⼀眼就可以看得出来，左边的那个是有源晶振电路，右边的是⽆源晶振电路。
图1 两个时钟电路振荡器就是可以产⽣⼀定频率的交变电流信号的电路晶体振荡器，简称晶振，是利⽤了晶体的压电效应制造的，当在晶⽚的两⾯上加交变电压时，晶⽚会反复的机械变形⽽产⽣振动，⽽这种机械振动⼜会反过来产⽣交变电压。
当外加交变电压的频率为某⼀特定值时，振幅明显加⼤，⽐其它频率下的振幅⼤得附加外部时钟电路，⼀般是⼀个放⼤反馈电路，只有⼀⽚晶振是不能实现震荡的多，产⽣共振，这种现象称为压电谐。
晶振相对于钟振⽽⾔其缺陷是信号质量较差，通常需要精确匹配外围电路（⽤于信号匹配的电容、电感、电阻等），更换不同频率的晶体时周边配置电路需要做相应的调整。
如果把完整的带晶体的振荡电路集成在⼀块，可能再加点其它控制功能集成到⼀起，封装好，引⼏个脚出来，这就是有源晶振，时钟振荡器，或简称钟振。
英⽂叫Oscillator，⽽晶体则是Crystal。
可以说Oscillator是Crystal经过深加⼯的产品，⽽Crystal是原材料。
好多钟振⼀般还要做⼀些温度补偿电路在⾥⾯。
让振荡频率能更加准确。
相对于⽆源晶体，有源晶振的缺陷是其信号电平是固定的，需要选择好合适输出电平，灵活性较差，⽽且价格⾼。
典型⽆源晶振电路图2是典型的⽆源晶振电路。
图2 典型的⽆源晶振电路与晶振并联的电阻的作⽤与晶振并联的电阻R4是反馈电阻，是为了保证反相器输⼊端的⼯作点电压在VDD/2，这样在振荡信号反馈在输⼊端时，能保证反相器⼯作在适当的⼯作区。
虽然去掉该电阻时，振荡电路仍⼯作了。
但是如果从⽰波器看振荡波形就会不⼀致了，⽽且可能会造成振荡电路因⼯作点不合适⽽停振。
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目录分析
1
第1章高速电路 设计概述
2
第2章电磁兼容 基础
3
第3章 PCB上 的电磁干扰
4
第4章高速电路 信号完整性
5
第5章信号完整 性测量
第6章高速电路 电源完整性
第7章去耦和旁 路
1.1高速信号 1.2无源器件的高频特性 1.3高速电路设计面临的问题 1.4本章小结
2.1电磁兼容的基本概念 2.2电磁兼容的重要性 2.3电磁兼容标准化及认证 2.4电磁兼容设计 2.5本章小结
设计
第11章 HyperLynx— —信号完整性
及EMC分析
第12章实例— —基于信号完 整性分析的高 速数据采集系 统的设计
8.1走线与信号回路 8.2返回路径 8.3高速PCB的叠层设计 8.4高速PCB的分区 8.5高速PCB的元件布局 8.6高速PCB布线策略和技巧 8.7本章小结
9.1现代高速PCB设计方法 9.2高速互连仿真模型 9.3常用PCB设计软件 9.4本章小结
6.1电源完整性问题概述 6.2电源分配络系统设计 6.3本章小结
7.1去耦和旁路特性 7.2去耦和旁路电路属性参数 7.3电源层和接地层电容 7.4电容选择举例 7.5集成芯片内电容 7.6本章小结
第9章现代高速PCB 设计方法及EDA
第8章高速电路PCB 的布局和布线
第10章 PowerLogic&Power PCB——高速电路
高速电路PCB设计与EMC技术分析
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01 思维导图
03 目录分析 05 精彩摘录
目录
02 内容摘要 04 读书笔记 06 作者介绍
思维导图
本书关键字分析思维导图
emc电路设计要点总结
emc电路设计要点总结
EMC（电磁兼容）电路设计是确保电子设备在电磁环境中能够正常工作并且不会对周围的设备和系统造成干扰的重要部分。
以下是EMC电路设计的要点总结：
1. 地线设计，良好的地线设计是EMC电路设计的关键。
地线应该被视为电路中的一个重要元素，而不仅仅是一个连接点。
合理的地线布局可以减少回流路径的电流，减小回流路径的环路面积，从而减小电磁辐射。
2. 电源线滤波，在电路设计中使用电源线滤波器可以有效地抑制电磁干扰，使设备在电源线上受到的电磁干扰降到最低。
常见的滤波器包括LC滤波器和PI滤波器。
3. 屏蔽设计，在高频电路中，使用屏蔽罩或屏蔽壳可以有效地隔离电磁辐射，减小电磁波的传播范围，从而降低对周围设备的干扰。
4. 地线隔离，对于一些特殊的电路，需要进行地线隔离设计，以避免不同地点之间的电流环路，减小电磁辐射。
5. 电磁辐射测试，在设计完成后，需要进行电磁辐射测试，以验证设计的电路是否符合EMC标准，确保设备在实际使用中不会对周围环境产生电磁干扰。
6. 防护元件选择，在电路设计中，选择合适的防护元件如TVS 二极管、瞬态抑制器等，可以有效地保护电路不受外部电磁干扰的影响。
7. 地线回流路径设计，合理设计地线回流路径可以减小电磁辐射，降低电磁干扰。
综上所述，EMC电路设计的要点包括地线设计、电源线滤波、屏蔽设计、地线隔离、电磁辐射测试、防护元件选择和地线回流路径设计。
通过合理的设计和测试，可以确保电子设备在电磁环境中能够正常工作并且不会对周围的设备和系统造成干扰。
常用电路的EMC设计
一.常用电路的EMC设计A.电源电路电源电路设计中，功能性设计主要考虑温升和纹波大小。
温升大小由结构散热和效率决定；输出纹波除了采用输出滤波外，输出滤波电容的选取也很关键：大电容一般采用低ESR电容，小电容采用0.1UF和1000pF共用。
电源电路设计中，电磁兼容设计是关键设计。
主要涉及的电磁兼容设计有：传导发射和浪涌。
传导发射设计一般采用输入滤波器方式。
外部采购的滤波器内部电路一般采用下列电路：Cx1和Cx2为X电容，防止差模干扰。
差模干扰大时，可增加其值进行抑制；Cy1和Cy2为Y电容，防止共模干扰。
共模干扰大时，可增加其值进行抑制。
需要注意的是，如自行设计滤波电路，Y电容不可设计在输入端，也不可双端都加Y电容。
浪涌设计一般采用压敏电阻。
差模可根据电源输入耐压选取；共模需要电源输入耐压和产品耐压测试综合考虑。
当浪涌能量大时，也可考虑压敏电阻（或TVS）与放电管组合设计。
1 电源输入部分的EMC设计应遵循①先防护后滤波；②CLASS B规格要求的电源输入端推荐两级滤波电路，且尽量靠近输入端；③在电源输入端滤波电路前和滤波电路中无采样电路和其它分叉电路；如果一定有采样电路，采样电路应额外增加了足够的滤波电路。
原因说明：①先防护后滤波：第一级防护器件应在滤波器件之前，防止滤波器件在浪涌、防雷测试中损坏，或导致滤波参数偏离，第二级保护器件可以放在滤波器件的后面；选择防护器件时，还应考虑个头不要太大，防止滤波器件在PCB布局时距离接口太远，起不到滤波效果。
②CLASS B规格要求的电源输入端推荐两级滤波电路，且尽量靠近输入端：CLASSB要求比CLASS A要求小10dB，即小3倍，所以应有两级滤波电路；CLASSA规格要求至少一级滤波电路；所谓一级滤波电路指包含一级共模电感的滤波电路。
③在电源输入端滤波电路前和滤波电路中无采样电路和其它分叉电路；如果一定有采样电路，采样电路应额外增加了足够的滤波电路：电源采样电路应从滤波电路后取；如果采用电路精度很高，必须从电源输入口进行采样时，必须增加额外滤波电路。
EMC电路设计实用攻略
完美的EMC电路设计攻略之：PCB设计要点【导读】除了元器件的选择和电路设计之外，良好的印制电路板（PCB）设计在电磁兼容性中也是一个非常重要的因素。
PCB EMC设计的关键，是尽可能减小回流面积，让回流路径按照设计的方向流动。
最常见返回电流问题来自于参考平面的裂缝、变换参考平面层、以及流经连接器的信号。
本讲将从PCB的分层策略、布局技巧和布线规则三个方面，介绍EMC的PCB设计技术。
PCB分层策略电路板设计中厚度、过孔制程和电路板的层数不是解决问题的关键，优良的分层堆叠是保证电源汇流排的旁路和去耦、使电源层或接地层上的瞬态电压最小并将信号和电源的电磁场屏蔽起来的关键。
从信号走线来看，好的分层策略应该是把所有的信号走线放在一层或若干层，这些层紧挨著电源层或接地层。
对於电源，好的分层策略应该是电源层与接地层相邻，且电源层与接地层的距离尽可能小，这就是我们所讲的“分层”策略。
下面我们将具体谈谈优良的PCB分层策略。
1．布线层的投影平面应该在其回流平面层区域内。
布线层如果不在其回流平面层地投影区域内，在布线时将会有信号线在投影区域外，导致“边缘辐射”问题，并且还会导致信号回路面积地增大，导致差模辐射增大。
2．尽量避免布线层相邻的设置。
因为相邻布线层上的平行信号走线会导致信号串扰，所以如果无法避免布线层相邻，应该适当拉大两布线层之间的层间距，缩小布线层与其信号回路之间的层间距。
3．相邻平面层应避免其投影平面重叠。
因为投影重叠时，层与层之间耦合电容会导致各层之间噪声互相耦合。
多层板设计时钟频率超过5MHz，或信号上升时间小于5ns时，为了使信号回路面积能够得到很好的控制，一般需要使用多层板设计。
在设计多层板时应注意如下几点原则：1．关键布线层（时钟线、总线、接口信号线、射频线、复位信号线、片选信号线以及各种控制信号线等所在层）应与完整地平面相邻，优选两地平面之间，如图1所示。
关键信号线一般都是强辐射或极其敏感的信号线，靠近地平面布线能够使其信号回路面积减小，减小其辐射强度或提高抗干扰能力。
ttl 时钟 emc处理
ttl 时钟 emc处理TTL时钟（Transistor-Transistor Logic Clock）是一种基于电子器件的数字时钟系统，常用于电子设备和计算机系统中。
而EMC （Electromagnetic Compatibility）处理是为了保证电子设备在电磁环境中的正常工作而采取的一系列措施。
本文将探讨TTL时钟的基本原理和EMC处理的重要性。
一、TTL时钟的基本原理TTL时钟是通过使用晶体振荡器和逻辑门电路来实现的。
晶体振荡器负责产生稳定的振荡信号，逻辑门电路则根据振荡信号进行计数和分频。
TTL时钟的工作原理可以简单概括为：晶体振荡器产生高频振荡信号，逻辑门电路根据振荡信号进行计数和分频，最终输出稳定的时钟信号。
TTL时钟的主要特点是工作稳定可靠、响应速度快、功耗低。
它在电子设备和计算机系统中广泛应用，例如CPU、存储器、显示器等。
TTL时钟不仅是这些设备的重要组成部分，也是它们正常运行的基础。
二、EMC处理的重要性EMC处理是为了保证电子设备在电磁环境中的正常工作而采取的一系列措施。
电子设备在工作过程中会产生电磁辐射，同时也会受到外部电磁辐射的干扰。
如果电子设备的电磁辐射超出了规定的范围，就会对其他设备和系统产生干扰，甚至导致设备故障。
EMC处理主要包括两个方面：抑制电磁辐射和抗干扰能力。
抑制电磁辐射主要通过合理的电路设计和地线布局来实现，以减少电磁辐射的产生。
抗干扰能力则是通过增强电子设备的抗干扰能力，以减少外部电磁辐射对设备的干扰。
EMC处理在电子设备的设计和生产过程中起着至关重要的作用。
只有通过EMC处理，才能保证电子设备在电磁环境中的正常工作。
EMC 处理不仅可以提高设备的可靠性，还可以减少设备故障和能耗，延长设备的使用寿命。
三、TTL时钟的EMC处理TTL时钟作为电子设备中的重要组成部分，同样需要进行EMC处理。
TTL时钟的EMC处理主要包括以下几个方面：1. 电路设计方面：在TTL时钟的电路设计中，需要合理布局和连接地线，以减少电磁辐射的产生。
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高速时钟电路的EMC设计分类：C++ builder 笔记PCB 初学2010-05-29 12:57 375人阅读评论(0) 收藏举报EMI信号将会干扰电子设备（如收音机、电视、移动电话以及其他类似设备）的正常运行。
在PCB板上，电磁干扰会严重影响系统的正常工作。
在大多数数字系统中，电磁干扰的主要来源是时钟发生以及分发电路。
干扰是电磁波造成的，而电磁波是由于带电粒子在电场中移动产生的，只要存在电信号就一定会产生电磁波。
监管机构要求产生电磁干扰的电子设备必须符合特定的规章制度和要求。
其中一项要求是：在固定的频率范围内，在距离发射源一定距离处由发射源产生的干扰不能超过预定水平。
时钟又是如何影响其他设备的正常工作呢？很多同步设备使用的典型频率为33.3MHz，这个频率经常用作PCI总线、ASIC、FPGA以及处理器的时钟信号源。
与33.3MHz有关的是一系列谐波频率。
33.3MHz的3次谐波即为99.9MHz，因此一块工作频率为33MHz的电路板可能使调谐99.90MHz的收音机不能正常接收。
时钟电路在数字电路中占有重要地位，同时时钟电路也是产生电磁辐射的主要来源。
一个具有2ns上升沿的时钟信号辐射能量的带宽可达160MHz，其可能辐射带宽可达十倍频，即1.6GHz。
因此，设计好时钟电路是保证达到系统辐射指标的关键，时钟电路EMC设计的好坏直接影响整个系统的性能。
时钟电路中电磁干扰的产生时钟源可以通过两种方式产生电磁干扰。
同步时钟的重复特性以及没有正确端接的线路都会产生电磁干扰。
时钟的能量是通过天线辐射进入电磁场的。
这里指的天线包括各种形式：PCB线路、PCB返工线、未经充分屏蔽的元件、连接器、缆线（屏蔽或非屏蔽）以及未正确接地的设备等。
在高速数字系统中，固定频率的时钟是主要的电磁干扰源。
这是因为，这些时钟总是在一个固定的频率下工作，这将使能量增加到更高的级别。
而非重复性信号或是异步信号不会产生如此多的电磁干扰。
随着更高的数据速率要求更快的时钟频率，信号的边沿率（即上升时间和下降时间）也随之提高。
较快的边沿率将使辐射信号的能量级别增加更多。
图1显示了两个具有相同频率、幅度、占空比及相位的信号，唯一不同的地方是信号的边沿率，通过测量可知上升时间较快的信号其辐射能量要明显大于跃迁率较低的信号。
导致电磁干扰的第二个原因是时钟线路没有正确端接。
阻抗不匹配将会导致线路信号出现正向或负向的过冲，在这种情况下辐射能量将会增加，增加的幅度取决于正负向过冲的严重程度。
如果严重的过冲导致了十到二十个节点，可能就无法通过FCC符合标准测试。
图2显示了没有正确端接和串联端接的两种情况。
在无端接时，该线路存在明显的过冲；而电路在串联端接情况下，信号没有产生过冲，保持了较好的信号完整性，此时造成的电磁干扰也较小。
降低电磁干扰之道在数字系统中有许多种方法可用于解决电磁干扰问题。
设计者可以选择屏蔽设计、信号过滤或是消除干扰源能量的方法来解决问题，这些方案可以单独使用，也可以和其他方案配合使用。
第一种方法：屏蔽，这并不是一种电气解决方案，而只能称得上是一种机械上的执行方案。
屏蔽是采用金属包装的方式将元器件、电路、组合件、电缆或整个系统的干扰源包围起来，防止干扰电磁场向外扩散。
过去经常采用屏蔽方案，但是有时这种方案的成本较高；而且对于发热量比较大的电路系统，加上屏蔽盒会影响散热，没有良好的散热这对产品来说是非常致命的，过热甚至会损伤器件或系统。
还有，一旦在产品发布之前发现电磁干扰问题，如果采用屏蔽方案，屏蔽盒的安装将成为一个难题。
其他两种方法——滤波和降低功率都是采用将产生电磁干扰辐射的线路隔离的方法。
为了确定究竟是哪一条或是哪几条线路导致了电磁干扰，应进行消声室测试或是电磁干扰仿真。
测试得到的辐射报告将确定在哪些频率上的电磁干扰超标，这些频率通常被称为干扰点。
一旦确定了这些频率（以及其谐波频率），就可找到导致干扰的时钟线路，这里从以下几个方面考虑。
时钟信号是否端接因为信号端接不佳将导致干扰，因此首先是保证所有信号正确端接。
应该对导致电磁干扰的信号进行仿真，并对线路的正负向过冲进行分析。
如果出现了异常结果，则需要对信号的端接值进行调整以得到更好的波形。
到目前为止，信号源端接（或更普遍地称为串联端接）是典型时钟电路最流行的端接形式。
信号源端接即在尽可能靠近信号源的地方串接一个电阻，电阻的作用是使时钟驱动器的输出阻抗与线路的阻抗匹配，这将使反射波在返回时被吸收。
由于HYPERLYNX软件在仿真EMC方面的优势，所以这里采用HYPERLYNX来验证对原理图（图3）进行仿真。
叠层结构为：线长为8 inch、线宽为6mil、介质厚度为10mil、介电常数为4.30、损耗因子为0.02。
仿真参数设置为：驱动采用74AC11X，接收为74HCTXX；典型时钟频率设为133MHz；探针设为天线模式，距离3米。
在仿真中（图4）同时采用FCC（美国：红线）和CISPR（欧洲：蓝线）标准。
使用软件中的频谱仪对图3所示的时钟线路进行EMC仿真，仿真结果如图4所示。
从图中可以看出：在500MHz和230MHz附近处，频谱幅值是超标的；特别是在500MHz处，电磁辐射严重超标，超过了美国和欧洲的双重标准；这对产品设计来说简直就是致命的。
同时对驱动端（A点）和接收端（B点）的下降沿波形进行仿真，结果如图2。
可以看到在未使用端接的情况下，接收端的波形存在严重下冲，其幅度高达1V 左右。
因此必须采用合适的端接方式使阻抗匹配，这里采用时钟电路中最常见的源端串行端接方式。
利用HYPERLYNX软件中的端接向导在驱动端加入63.2ohms的串行电阻，得到如图5所示。
对加入端接电阻的时钟电路进行EMC 仿真，其频谱分布如图6。
和未加端接电阻的EMG仿真频谱分布图4相比，图5的EMC得到了很好的改善，没有任何频率点超标，且所有频点的幅度都下降，降低了电磁辐射。
在这个过程中我们再来看看时钟波形得到了怎样的改善？在图2中可以看到，由于在时钟线路中加入了端接电阻，反射被吸收掉，下冲的情况基本消失，保证了时钟信号的信号完整性。
时钟驱动器的选择如果所有的信号都是正常端接而且很少或是没有发生过冲现象，那么就需要考虑时钟的边沿率问题了。
使用一个速度较低的缓冲器可能会帮您解决问题。
许多时钟缓冲器都有一个选项用于选择高速或是低速输出。
通常情况下这些部分可以通过引脚对引脚的方式进行置换，或是设备提供可编程的转换速率调整。
在满足时序裕量的同时，尽可能选择低速逻辑器件，这可将EMI影响减为最小和提高信号质量。
目前标准肖特基和低压TTL器件（如74LS系列）的使用越来越少，在使用低速器件的PCB设计中，也并不需要特别关注什么。
然而，如今的高速、高技术产品要求使用非常快的边沿速率的器件，如74ACT和74F 系列器件。
但是，若使用74HCT可以实现74ACT中大部分功能，但它的优点是产生的RF辐射会少得多。
降低时钟边沿转换率如果系统可以使用低速驱动的话，这可能是最好的解决方案。
因为这种方法直接解决了导致干扰的时钟线路问题，同时采用这种方法又不会额外增加成本。
但如果系统不能使用低速设备，滤波是一种用于减缓信号边沿转换率的常用方法。
这种方法通常为信号增加一个电容，通过RC时间常数减缓信号的边沿转换率，电容的取值范围通常在5~15pF之间。
设计者通常都会将这些电容器的安装位置预留在PCB中，放置于干扰源的附近，但除非发生电磁干扰问题，否则的话将不会安装这些电容。
如果时钟线路采用串联端接的方式，则电容可以放置在电阻的任意一边以降低电磁干扰。
但是从信号完整性的角度来考虑，为了得到最理想的端接和防止反射，电阻应该尽量的靠近源端，电容最好放置电阻右边，如图7所示。
这种方法虽然可以降低电磁干扰，但也会给带来一些不好的影响。
首先，它会影响时钟信号的完整性。
使用电容后时钟信号的边沿将变得圆滑，而不是陡峭、整齐；而后者对高速时钟信号是最理想的。
其次，设计中如果对PCB板上的每个时钟信号都额外添加一个电容，对于高密度板设计是非常不利的，因为增加电容会增大布线面积和布线难度。
同时，RC也构成一个延时电路，给电路带来一定的延时。
时钟扩频另外一个解决信号辐射过强的方案是时钟扩频，最早出现在1995年，当时主要用于计算机系统的设计。
目前大多数个人电脑使用扩频技术来降低电磁干扰。
扩频为降低电磁干扰提供了一种性价比非常好的方案。
时钟扩频的原理是，通过对输入基准时钟在某个频率上进行调制而使输出时钟的频率存在微小的变化，例如40MHz的基准时钟在经过扩频后将产生在39.60MHz~40.40MHz的范围内摆动的输出。
这意味着扩频时钟以基准时钟的频率40MHz为中心，有2%的带宽。
对时钟频率进行调制的目的是，把一个单频信号或是窄带信号携带的能量分散到一个相当宽的频率范围内。
这将降低频谱中每个频率上的峰值功率。
调制性质、频率变化的百分比（带宽）以及调制速率都将影响到电磁干扰降低的程度。
为了考察时钟扩频的扩展频谱分布，我们定义了以下几个扩频时钟的参数：扩展率、扩频类型、调制率和调制波形。
扩展率是频率扩展范围与原时钟频率(fc)的比值。
扩频类型指向下扩频、中心扩频或向上扩频。
假设扩频范围为Δf，则扩展率定义为：向下扩频: -Δf /fc100%中心扩频:±1/2Δf/fc100%向上扩频:Δf/fc100%调制率fm，用于确定时钟频率扩展周期率，在该周期内时钟频率变化Δf并返回到初始频率。
调制波形代表时钟频率随时间的变化曲线，通常为锯齿波，这里仅介绍向下扩频（图8）时调制波形及其与扩展率和fm的关系式。
为了得到平坦的时钟频谱，一种称为HersheyKiss的特殊曲线被用作调制波形(图9)。
值得注意的是，当处于最低和最高峰值频率时，频率的变化速率比较快，而处于频谱的中心位置时频率的变化速率慢得多，这是由于波形引起的。
这里以Maxim公司的MAX9492为例，MAX9492是一款高性能、低抖动频率合成器，可为网络路由器或交换机产生多路时钟输出，并能降低EMI。
MAX9492提供六路低抖动输出，其中一路输出是基准时钟的缓冲输出。
其他五路输出可独立编程设置，以产生网络或存储线卡所需的所有时钟频率：133MHz、125MHz、83MHz、66MHz、62.5MHz、50MHz、33MHz和25MHz。
该器件所具有的扩频功能将基频能量扩展在较宽的频率范围，从而降低电磁干扰(EMI)。
输出频谱可向下扩展-2.5%或-1.25%。
我们可以使用频谱分析仪观察同样的133MHz时钟，以比较电磁干扰降低了多少dB。
图10所示曲线是MAX9492 经过扩频和未经扩频情况下的时钟频谱。
扩频情况下，扩展率为-2.5%向下扩频；时钟中心频率fc为133.33MHz。