pcie+基本工作原理
pci-e总线基本传输机制
pci-e总线基本传输机制1.引言1.1 概述概述部分的内容可以写成以下内容：PCI-E（Peripheral Component Interconnect Express）总线是一种计算机扩展插槽标准，旨在提供高速、高性能的数据传输能力。
它广泛应用于各种计算机设备，如显卡、网络卡、存储卡等，使它们能够与主板进行有效的通信和数据传输。
PCI-E总线采用了一套全新的传输机制，以取代之前的PCI （Peripheral Component Interconnect）总线。
与传统的PCI总线相比，PCI-E总线在带宽、速度和可扩展性等方面有了巨大的提升。
它能够提供更高的数据传输速度和更大的带宽，满足现代计算机对于高性能、高速度数据传输的需求。
PCI-E总线的传输机制是基于高速串行通信的。
传统的PCI总线采用的是并行传输，每次传输数据的位数较多，而PCI-E总线则采用了串行传输的方式，减少了数据线的数量，提高了信号传输的速度和质量。
同时，PCI-E总线还采用了差分传输技术，通过正负两个信号线来传输数据，有效地减少了信号的干扰和噪声，提高了信号的稳定性和可靠性。
除此之外，PCI-E总线还采用了分层的架构设计。
它将总线分为物理层、数据链路层和传输层，每一层都有相应的协议和规范，用于确保数据的正确传输和处理。
这种分层的设计使得PCI-E总线具有较高的灵活性和可扩展性，能够适应不同设备和不同需求的应用。
综上所述，PCI-E总线作为一种高速、高性能的数据传输接口，已经成为现代计算机系统中不可或缺的一部分。
它的概念和特点将在接下来的文章中进一步介绍和探讨。
1.2文章结构文章结构是指整篇文章的组织结构和内容安排。
一个清晰、合理的文章结构能够使读者更好地理解文章主题，并能够有条理地获取所需信息。
本文的结构如下：1. 引言1.1 概述：介绍PCI-E总线的重要性和应用背景，引出本文的主题。
1.2 文章结构：概述本文的组织结构并列举各部分的内容大纲。
PCIe基本原理
xx
xx
Transaction
Link
xx
PIPE
Logical
Electrical Mechanical
Physical Interface (PIPE)
为什么PCIe的工程设计难度要大得多呢？图4显示了在高速设计方案中这些问题的实例以及标准的FR4 电路板材料对于信号的影响度。此图左侧显示了一个1.25 Gbps数据流和一个5 Gbps数据流的二进制眼 图，并对应于通过26英寸的标准FR4电路板材料进行传输。右侧的对应二进制眼图表明，目的地处的信 号性能出现了衰减。而1.25 Gbps数据流在这种传输路程中保存得非常完好，但5 Gbps眼图的大小和清 晰度均出现了显著的衰减，这是因为低成本FR4基底材料以及互连线材料在大于1 GHz的频率下所发生的 介电损失现象而造成的。
• 端点通常驻留在应用内，用于在系统中将应用连接到PCIe网络。端点具有请求和完成PCIe事务处理的 功能。此系统内的端点数量通常多于其它任何类型的PCIe组件。
• 桥接器用于将PCIe与其它PCI总线标准（如PCI/PCI-X）相连接，适用于那些同时采用了这些体系架构 与PCIe的系统。
PCIe协议规格
转向PCIe主要是为了实现显著增强系统吞吐量、扩容性和灵活性的目标，同时还要降低制造成本，而这 些都是基于总线的传统互连标准所达不到的。PCI Express标准在设计时着眼于未来，并且能够继续演 进，从而为系统提供更大的吞吐量。第一代PCIe规定的吞吐量是每秒2.5千兆比特（Gbps），第二代规 定的吞吐量是5.0 Gbps，而最近公布PCIe 3.0标准已经支持8.0 Gbps的吞吐量。在PCIe标准继续充分利 用最新技术来提供不断加大的吞吐量的同时，采用分层协议也便于PCI向PCIe的演进，并保持了与现有 PCI应用的驱动程序软件兼容性。
pcie加密卡工作原理
pcie加密卡工作原理
PCIE加密卡是一种专门用于加密和解密数据的硬件设备，它通过PCI Express接口与计算机主板连接，可以在数据传输过程中对数据进行加密和解密，从而保护数据的安全性。
PCIE加密卡的工作原理是基于对称加密算法和非对称加密算法。
对称加密算法是指加密和解密使用相同的密钥，这种算法的优点是加密和解密速度快，但是密钥的管理和分发比较困难。
非对称加密算法是指加密和解密使用不同的密钥，这种算法的优点是密钥的管理和分发比较容易，但是加密和解密速度比较慢。
PCIE加密卡通常采用对称加密算法和非对称加密算法相结合的方式，对数据进行加密和解密。
在数据传输过程中，数据会先经过PCIE加密卡进行加密，然后再传输到目标设备。
目标设备收到加密数据后，会先经过PCIE加密卡进行解密，然后再进行后续的处理。
PCIE加密卡的加密和解密过程是由硬件实现的，因此速度比软件加密和解密要快得多。
同时，PCIE加密卡还具有较高的安全性，因为密钥存储在硬件设备中，不易被攻击者获取。
PCIE加密卡广泛应用于数据中心、云计算、金融、医疗等领域，可以保护敏感数据的安全性，防止数据泄露和被篡改。
同时，PCIE 加密卡还可以提高数据传输的效率和速度，提高系统的整体性能。
PCIE加密卡是一种重要的硬件安全设备，它通过对数据进行加密
和解密，保护数据的安全性，提高数据传输的效率和速度，广泛应用于各个领域。
PCIe基本原理
图6 满足电压裕量要求
这点有什么重要作用呢？高速串化器/解串器测试通常会采用一种回送模式，以确保PHY能够产生纯净的 眼图。但是，即使某个设备拥有纯净的眼图，它也仍然有可能通过回环测试，但并不能够可靠地与系统 内的其它PCIe设备进行通信。很明显，回环测试并不足以确保PHY能够满足PCIe规格的电气要求。为了 克服回环测试的这种局限性，Synopsys已经在自己的高速PHY设计中实施了电路板上诊断，提供了对于 链路特性和性能的实时观察能力。这种诊断可以查明并量化各种信号完整性问题，例如过大的抖动和芯 片上的电压裕量不足，而这些是简单的“通过/未通过”式回送诊断所无法查明的。
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发送眼图
接收眼图，经过26英寸 的FR4材料
图4 频率升高后的二进制眼图性能降级
这种损失现象会随着频率增加而加大，导致在1-0-1-0位流中出现不能接受的畸变现象（实际上交流信 号），但一串全部是1或全部是0（实际上直流信号）可以成功地发送。
PCIe的优势就在于降低了复杂度所带来的成本。PCIe属于一种基于数据包的串行连接协议，它的复杂度 估计在PCI并行总线的10倍以上。之所以有这样的复杂度，部分是由于对以千兆级的速度进行并行至串 行的数据转换的需要，部分是由于向基于数据包实现方案的转移。
PCIe保留了PCI的基本载入-存储体系架构，包括支持以前由PCI-X标准加入的分割事务处理特性。此 外，PCIe引入了一系列低阶消息传递基元来管理链路（例如链路级流量控制），以仿真传统并行总线的 边带信号，并用于提供更高水平的健壮性和功能性。此规格定义了许多既支持当今需要又支持未来扩展 的特性，同时还保持了与PCI软件驱动程序的兼容性。PCI Express的先进特性包括：自主功率管理； 先进错误报告；通过端对端循环冗余校验（ECRC）实现的端对端可靠性，支持热插拔；以及服务质量 （QoS）流量分级。
pci 原理
pci 原理
PCI（Peripheral Component Interconnect）是一种高速的总线标准，用于在计算机内部连接各种外设设备，例如显卡、网卡、声卡等。
PCI采用并行传输方式，通过总线上的32根信号线进行数据
传输。
其中，30根信号线用于数据传输，一根信号线用于传
输校验信息，还有一根信号线用于传输时钟信号。
数据传输速度可达到133MB/s（PCI-X技术）或者533MB/s（PCI Express
技术）。
PCI总线支持多主设备的并行传输，因此允许多个设备同时连
接到计算机的主板上。
每个设备都有一个唯一的设备号，并通过设备号来区分。
PCI总线还支持总线主设备和总线代理的体
系结构。
总线主设备是计算机主板上的主控制器，负责将数据从主机传输到外设设备，而总线代理则是外设设备上的控制器。
PCI总线的通信是通过事务的方式进行的。
事务由事务发起方（如总线主设备）发送到事务目标方（如外设设备），并包含读、写、配置等类型的操作。
事务的发起方和目标方之间通过地址线、控制线和数据线进行通信。
PCI总线还支持插拔式设备的热插拔功能。
当外设设备需要加
入或者退出总线时，可以随时插入或者拔出，而不需要关闭计算机。
这使得系统维护更加方便。
总的来说，PCI总线作为一种高速并行传输标准，提供了计算
机与外设设备之间的可靠数据传输通道。
它的设计使得扩展和维护计算机系统变得更加方便和灵活。
pcie总线通信原理
pcie总线通信原理PCIe(Peripheral Component Interconnect Express)是一种高速串行计算机扩展总线标准,被广泛应用于计算机系统中,用于处理器与各种外围设备(如显卡、硬盘、网卡等)之间的通信。
PCIe总线采用点对点链路串行通信的方式,相比较旧的并行总线(如PCI、AGP等),具有更高的带宽、更低的延迟和更小的功耗等优点。
PCIe总线的通信原理主要包括以下几个方面:1. 拓扑结构PCIe总线采用树状拓扑结构,其中根复杂器(Root Complex)作为根节点,与处理器直接连接。
根复杂器通过交换机(Switch)与各个端点(Endpoint)相连,每个端点即代表一个外围设备。
2. 链路层PCIe总线的链路层定义了两个通信实体之间的低级通信协议,包括数据包的封装与解封装、流控、序列化与并行化等。
PCIe链路分为不同的速率等级(Gen1/Gen2/Gen3/Gen4等),速率越高,带宽越大。
3. 事务层事务层定义了设备之间的通信语义,包括读/写操作、消息传递等。
PCIe事务包括Memory、IO、Configuration等多种类型,支持多种通信模式。
4. 电源管理PCIe总线支持多种电源管理机制,如主动和被动省电策略、链路状态管理等,可根据功耗需求动态调节链路的工作状态,提高能效。
5. 热插拔PCIe总线支持热插拔,即在系统运行期间插拔外围设备,无需重启计算机。
这依赖于PCIe的枚举机制、电源控制和错误管理等功能。
6. 虚拟化PCIe支持硬件虚拟化,单个物理设备可划分为多个虚拟设备,供不同的虚拟机访问,提高资源利用效率。
PCIe总线通过点对点串行通信、高速链路、优化的事务层、先进的电源管理和虚拟化等机制,为现代计算机系统提供了高效、灵活、低功耗的外围设备通信途径,推动了计算机硬件的持续发展。
pci接口原理
pci接口原理PCI接口原理PCI（Peripheral Component Interconnect）是一种计算机总线接口标准，用于将计算机的主机与外部设备连接起来。
它是一种高性能、高带宽、低延迟的接口，广泛应用于各种计算机系统中。
PCI接口的原理是基于总线的工作方式。
总线是计算机内部各个部件之间进行通信的公共路径，它可以传输控制信号、地址信息和数据。
PCI接口通过总线来实现主机与外部设备之间的通信。
在PCI接口中，主机是指计算机的中央处理器（CPU）和主板上的桥接器，外部设备是指连接到主机上的各种扩展卡，如显卡、网卡、声卡等。
PCI接口采用了一种分布式的总线结构，其中包含了一个主机控制器和多个从设备控制器。
主机控制器是主机与总线之间的接口，它负责控制总线的工作，包括总线的初始化、数据传输、中断处理等。
从设备控制器是外部设备与总线之间的接口，它负责接收和发送数据，执行主机的命令。
PCI接口的工作流程如下：1. 初始化：主机控制器首先对总线进行初始化，包括设置总线的工作频率、传输模式等参数。
2. 配置：主机控制器通过配置命令将外部设备控制器的信息加载到主机的配置空间中，包括设备的厂商ID、设备ID、中断号等。
3. 寻址：主机控制器通过总线上的地址线将数据传输到指定的外部设备控制器。
地址线是一组用于传输设备地址信息的导线。
4. 数据传输：主机控制器通过总线上的数据线将数据传输到指定的外部设备控制器。
数据线是一组用于传输数据的导线。
5. 中断处理：外部设备控制器可以向主机控制器发送中断请求信号，主机控制器接收到中断请求后，会立即停止当前的数据传输，并处理中断请求。
PCI接口的优点包括：1. 高性能：PCI接口采用了并行传输方式，具有高带宽和低延迟的特点，可以满足大部分计算机系统对数据传输速度的需求。
2. 灵活性：PCI接口支持热插拔和自动配置功能，可以方便地添加或移除外部设备，而无需重新启动计算机。
pcie工作原理
pcie工作原理PCIE（Peripheral Component Interconnect Express）是一种计算机总线标准，用于连接计算机的主板和扩展卡，提供高速数据传输和通信能力。
PCIE采用串行通信方式，通过差分信号传输数据，具有高带宽、低延迟和稳定性强等特点。
PCIE工作的基本原理是通过发送和接收数据包来实现设备之间的通信。
PCIE总线由一个或多个通道组成，每个通道都由一个发送端和一个接收端组成。
发送端将数据包分为多个数据包，添加控制信息和错误检测信息，然后将它们转换成差分信号通过传输线发送到接收端。
接收端接收到差分信号后，将其转换为数字信号，然后还原为原始数据包。
在PCIE总线中，每个设备都有一个唯一的设备号和功能号。
当计算机启动时，主板上的PCIE根端口会扫描所有连接的设备，为每个设备分配一个资源配置空间（Configuration Space），并为其分配一个唯一的设备号和功能号。
这样，计算机可以通过设备号和功能号来识别和访问各个设备。
PCIE总线支持多种数据传输方式，包括可靠的无连接传输（Reliable Datagram）和可靠的有连接传输（Reliable Transaction）。
无连接传输适用于对延迟要求较高的应用，如数据流传输。
有连接传输适用于对可靠性要求较高的应用，如存储器读写操作。
PCIE还支持虚拟化技术，可以将一个物理设备虚拟为多个逻辑设备，每个逻辑设备都具有独立的设备号和功能号。
虚拟化技术使得多个操作系统可以同时访问同一个物理设备，提高了系统的利用率和灵活性。
PCIE总线的速度通常用一个数字来表示，例如PCIE 3.0和PCIE 4.0。
PCIE 3.0的速度为8GT/s（Gigatransfers per second），即每秒传输8亿次数据。
PCIE 4.0的速度为16GT/s，是PCIE 3.0的两倍。
随着技术的发展，PCIE的速度还会不断提升。
PCIE总线在计算机领域有着广泛的应用。
pcie工作原理
pcie工作原理PCIe是一种高速串行总线接口技术，用于连接计算机主板和外部设备，如显卡、网卡和存储设备等。
它是Peripheral Component Interconnect Express的简称，意为外围设备互联扩展。
PCIe的工作原理是通过使用差分信号传输数据，以实现高速、可靠的数据传输。
PCIe的工作原理基于串行传输技术，与传统的并行总线不同。
在传统的并行总线中，数据是同时通过多根传输线传输的，而在PCIe中，数据是通过一对差分传输线（TX和RX）进行传输的。
差分信号指的是两个信号线上的电压差，其变化可以表示二进制数据的0和1。
差分传输技术可以减少电磁干扰和信号失真，提高信号的传输质量和可靠性。
PCIe的工作原理可以简单描述为以下几个步骤：1. 初始化和握手：当计算机开机时，主板会对PCIe总线进行初始化，并与连接的设备进行握手。
这个过程包括识别设备、分配资源和建立通信链路等操作。
2. 数据传输：一旦建立了通信链路，PCIe就可以开始进行数据传输。
数据传输是通过发送和接收数据包来完成的。
数据包是一组有序的二进制数据，包括有效数据、错误检测和纠正码等信息。
发送端将数据包分成小的数据块，并添加控制信息，然后使用差分传输线将数据块发送给接收端。
接收端接收数据块，并进行错误检测和纠正，然后将数据块重新组装成完整的数据包。
3. 中断和信号处理：在数据传输过程中，设备可以向计算机发送中断信号，以通知计算机某个事件的发生。
中断是一种异步的事件，可以打断计算机的正常执行流程，并触发相应的中断处理程序。
中断处理程序可以根据中断的类型和设备的标识符来处理相应的事件。
PCIe的工作原理还涉及到一些其他的概念和机制，如虚拟化、多通道和速率控制等。
虚拟化是一种将物理资源划分为多个逻辑资源的技术，可以提高资源的利用率和灵活性。
多通道是一种将总线划分为多个独立的通道的技术，可以提高总线的带宽和吞吐量。
速率控制是一种动态调整总线速率的技术，可以根据实际需求来调整数据传输速度。
pcie加密卡工作原理
pcie加密卡工作原理
PCIE加密卡是一种可插入式设备，通过其与计算机的PCI Express（PCIe）插槽相连接，来提供硬件加密的功能。
PCIE加密卡的工作原理如下：
1. 数据传输
在使用PCIE加密卡进行数据加密操作之前，需要将需要加密的数据发送给加密卡。
通过其他硬件设备或网络通信，将需要加密的数据传输到PCIE加密卡上。
2. 硬件加密处理
在PCIE加密卡上，数据传输到达后，PCIE加密卡内部的加密处理器开始对数据进行加密处理。
加密处理器使用先进的加密算法，将需要加密的数据进行加密处理，以保证数据的安全性和私密性。
当数据加密处理完成后，PCIE加密卡将加密后的数据返回到计算机内部。
返回的数据可以被其他程序或设备继续处理，但该数据已被加密处理，只有经过解密才能得到原始数据。
4. 加密密钥保护
在加密处理过程中，PCIE加密卡使用的加密密钥起着至关重要的作用。
为保证加密密钥的安全性，PCIE加密卡将加密密钥保护在内部存储器中，并采用多种保护措施来保护密钥不被非法获取或破解。
5. 维护和管理
为了保证PCIE加密卡能够保持高效的加密操作，其需要得到适时的维护和管理。
管理员可以使用特定的软件来监控加密卡的状态和性能，以便在必要时进行维护和调整。
6. 兼容性
总之，PCIE加密卡是一种高效的数据加密设备，可提供强大的硬件加密能力。
它的工作原理简单、易于理解，并具有良好的兼容性和可扩展性，是保护数据安全的重要手段之一。
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此项解决方案的目标在于通过提升更高频率（交流）信号相应于较低频率（直流）信号的幅值来改善综 合的信噪比，这种过程称为预加重（pre-emphasis）。另外一种方式是，也可以对较低频率的信号实 现“去加重”。在发送器处采用去加重处理可以在目的地处获得更加干净的眼图，从而以充分的余量满 足规格要求（如图5所示）。
图2 PCIe规格协议的各层
• 机械层用于定义机械环境，如接头、插卡形状系数、卡检验和热插拔要求等。 • 在图2的右侧，我们将其余层进行了展开，以便更精确地显示较低层是如何映射到物理硬件实现层
的。 • 如图所示，物理层可以分割成2个子层：电气层和逻辑层。而有一些公司已经在电气层和逻辑层之间
定义和采用了一种接口，这种接口称为PCI Express物理接口（PIPE）。PIPE接口让设计方案能够采 用一种标准接口和/或采购多种能够配合运行的组件，甚至可以向多个供货商进行采购。 • 物理层的电气子层用于实现各种模拟元器件，包括收发器、模拟缓冲器、串化器/解串器（SerDes） 和10位接口。 • 物理编码子层（PCS）用于每一个8位数据字节与10位代码之间的编码/解码。这种编码功能不仅能对 有效字符进行校验，而且还限制了所发送的0和1数量之间的差异度，从而在发送器与接收器之间保持 了一种直流平衡度，进而显著增强了电磁兼容性（EMC）以及电气信号性能。 • 物理层内的PIPE接口的另一个方面包括了链路训练和状况状态机（LTSSM）、通道间去偏移（laneto-lane de-skew）、特殊序列检测和生成，等等。
发送眼图
接收眼图，经过 26英寸的FR4材
采用预加重处 理的发送眼图
料
采用预加重的接 收眼图，经过26 英寸的FR4材料
图5 采用预加重处理来限制二进制眼图性能降级现象
采用预加重和其它模拟设计技巧可以提供更为纯净的信号。但是，即使有一个明显很纯净的眼图的信号 也仍然必须满足PCIe规格所要求的电压裕量要求。在图6中，左图代表了PCIe规格，中间的菱形描述了 对眼图张开度的最低要求。位于中间的眼图代表了PCIe规格的要求（如图中的菱形所示）并显示了一种 能够超过这些要求的合格眼图开度。在右侧图中，波形未能满足由这个菱形所代表的要求。
从并行转向串行
PCI Express®（或称PCIe®），是一项高性能、高带宽，此标准由互连外围设备专业组（PCI-SIG）制 订，用于替代PCI、PCI Extended (PCI-X)等基于总线的通讯体系架构以及图形加速端口（AGP）。
转向PCIe主要是为了实现显著增强系统吞吐量、扩容性和灵活性的目标，同时还要降低制造成本，而这 些都是基于总线的传统互连标准所达不到的。PCI Express标准在设计时着眼于未来，并且能够继续演 进，从而为系统提供更大的吞吐量。第一代PCIe规定的吞吐量是每秒2.5千兆比特（Gbps），第二代规 定的吞吐量是5.0 Gbps，而最近公布PCIe 3.0标准已经支持8.0 Gbps的吞吐量。在PCIe标准继续充分利 用最新技术来提供不断加大的吞吐量的同时，采用分层协议也便于PCI向PCIe的演进，并保持了与现有 PCI应用的驱动程序软件兼容性。
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发送眼图
接收眼图，经过26英寸 的FR4材料
图4 频率升高后的二进制眼图性能降级
这种损失现象会随着频率增加而加大，导致在1-0-1-0位流中出现不能接受的畸变现象（实际上交流信 号），但一串全部是1或全部是0（实际上直流信号）可以成功地发送。
虽然最初的目标是计算机扩展卡以及图形卡，但PCIe目前也广泛适用于涵盖更广的应用门类，包括网络 组建、通信、存储、工业电子设备和消费类电子产品。
本白皮书的目的在于帮助读者进一步了解PCI Express以及成功PCIe成功应用。
PCI Express基本工作原理
拓扑结构
本节介绍了PCIe协议的基本工作原理以及当今系统中实现和支持PCIe协议所需要的各个组成部分。本节 的目标在于提供PCIe的相关工作知识，并未涉及到PCIe协议的具体复杂性。
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在物理硬件方面，从串行引脚至PIPE接口的各层总称为PHY，而从PIPE接口至应用层的各层总称为数字 控制器。任意给定PCIe链路的每一端均存在一个PHY和数字控制器。图3显示了从图1所定义的子系统内 插入到根联合体和端点的PCIe PHY和控制器。端点采用了一个端点端口，而根联合体采用了一个根端 口。此图显示了每一个扩展到各种单独的PHY和控制器功能的端口类型。
号完整性和噪声会造成性能降级，而这种降级问题必须得到解决。 • PHY必须通过严格的电气率的增加，PHY不仅在设计上的难度更大，而且在集成时也必须十分谨慎，以满足在吞吐量 超过1 Gbps时出现的信号完整性问题。高速条件的封装和电路板设计难度也大幅提高，经常导致项目 延迟。此外，高性能PHY的设计也要求设计人员在高速模拟通信领域里具有高级专业经验。这些通信性 能还十分依赖于设备的生产制程，因此设计人员必须对基本设备的物理特性有一定的了解。这样的专 业经验只有通过大量的设计实践来获得。PHY不仅在开发上存在难度，而且还必须能够与其它公司设计 的PCIe接口实现互操作。因此，PCI-SIG提供了兼容性测试认证大会（workshops），通常称为“plugfests”，来测试一项设计方案对规格的符合性以及与其它设备的互操作性。
为什么PCIe的工程设计难度要大得多呢？图4显示了在高速设计方案中这些问题的实例以及标准的FR4 电路板材料对于信号的影响度。此图左侧显示了一个1.25 Gbps数据流和一个5 Gbps数据流的二进制眼 图，并对应于通过26英寸的标准FR4电路板材料进行传输。右侧的对应二进制眼图表明，目的地处的信 号性能出现了衰减。而1.25 Gbps数据流在这种传输路程中保存得非常完好，但5 Gbps眼图的大小和清 晰度均出现了显著的衰减，这是因为低成本FR4基底材料以及互连线材料在大于1 GHz的频率下所发生的 介电损失现象而造成的。
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Transaction
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Logical
Electrical Mechanical
Physical Interface (PIPE)
PCS Layer
Electrical Sub-block
TxData Command Status RxData PClk
Transaction Link xx
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White Paper
了解 PCI Express的基本工作原理
Synopsys产品市场营销经理Scott Knowlton 2007年9月
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下面两节更深入地探讨了PHY和控制器的设计问题。
PCIe SerDes设计难题
为PCIe设计PCIe PHY对于设计人员尤有难度，原因在于：
• 串行至并行的数据转换要求采用先进的模拟设计方案。 • 模拟设计在各种制程技术之间不可移植，所以必须针对用于制造芯片的每一种新制程技术重新设计
PHY。 • 高速本身就已经属于设计难题，而模拟链路增加了设计的复杂度，更加剧了设计难度。例如，由于信
• 桥接器用于将PCIe与其它PCI总线标准（如PCI/PCI-X）相连接，适用于那些同时采用了这些体系架构 与PCIe的系统。
PCIe协议规格
PCIe规格内所定义的此协议遵循的是开源促进会（OSI）模型。此协议分隔成5个基本层，如图2左侧所 示。本节对机械层和物理层进行了综述；后续各节将针对链路层、事务处理层和应用层进行说明。
Endpoint
Switch
Endpoint
Endpoint
图1 4种PCIe功能类型
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• 根联合体用于初始化整个PCIe结构并配置每条链路。根联合体通常用于将中央处理器（CPU）与其它3 项功能之中的一个或多个相连接，包括PCIe交换器、PCIe端点和PCIe-PCI桥接器。
• PCIe交换器用于将数据向下游路由给多个PCIe端口，以及从每个独立端口将数据向上游路由至单一的 根联合体。PCIe交换器也可以从一个下游端口灵活地向另一个下游端口路由数据（对等），不再局限 于传统PCI系统所要求的严格的树形结构。
• 端点通常驻留在应用内，用于在系统中将应用连接到PCIe网络。端点具有请求和完成PCIe事务处理的 功能。此系统内的端点数量通常多于其它任何类型的PCIe组件。
而一个经简化的系统拓扑结构包括了4种功能类型：根联合体、交换器、端点和桥接器，如图1所示。每 条虚线均代表着2个PCIe设备之间的一条连接，这种连接被称为链路。
CPU
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GFX
Chip Set with Root Complex
Memory
PCI
PCIe to PCI Bridge
Chip Set with Root Complex
PCIe RC Controller
PHY
PHY PCIe Endpoint
Endpoint
图3：SoC芯片内的PHY和控制器运用
正如上文所述，2个端口之间的虚线代表着链路。PCIe链路是单向的，并采用了低压差分信号。PCIe规 格定义了链路可以包含多达32个并行通道，用于将PCIe 1.x（2.5Gbps）链路的吞吐量扩展至80 Gbps， 或将PCIe 2.0（5.0 Gbps）的吞吐量扩展至160 Gbps。同一链路内的每个线路（Lane）均提供了自己的 内嵌时钟信号，因而无需在PC电路板上实现线路长度匹配——这种匹配是以前PCI接口为了保持时序所 必需的。
PCIe的优势就在于降低了复杂度所带来的成本。PCIe属于一种基于数据包的串行连接协议，它的复杂度 估计在PCI并行总线的10倍以上。之所以有这样的复杂度，部分是由于对以千兆级的速度进行并行至串 行的数据转换的需要，部分是由于向基于数据包实现方案的转移。