EDA技术试题库
EDA竞赛试题
EDA竞赛试题一、选择题（每题2分，共20分）1. 在数字电路设计中，以下哪个不是基本逻辑门？A. 与门B. 或门C. 非门D. 异或门2. 以下哪个是EDA工具的主要用途？A. 编程语言编译B. 图像编辑C. 电路设计和仿真D. 文档编辑3. 在VHDL语言中，以下哪个是正确的信号赋值语句？A. signal A := 1;B. variable A := 1;C. constant A := 1;D. A := 1;4. 在FPGA设计中，以下哪个不是配置FPGA的常用方式？A. 串行配置B. 并行配置C. USB配置D. 软件配置5. 在数字电路设计中，同步电路和异步电路的主要区别是什么？A. 同步电路使用时钟信号，异步电路不使用B. 同步电路速度更快，异步电路速度慢C. 同步电路更复杂，异步电路更简单D. 同步电路成本更高，异步电路成本低二、简答题（每题10分，共30分）1. 请简述EDA工具在电子设计过程中的作用和重要性。
2. 描述VHDL和Verilog两种硬件描述语言的主要区别。
3. 解释FPGA和ASIC的主要区别，并说明它们各自的应用场景。
三、设计题（每题25分，共50分）1. 设计一个简单的4位二进制计数器，要求使用VHDL语言，并给出相应的测试平台代码。
2. 设计一个简单的数字时钟电路，要求使用Verilog语言，并实现小时、分钟和秒钟的显示功能。
四、论述题（共30分）请论述在现代电子设计领域中，EDA工具如何帮助工程师提高设计效率和降低成本。
结束语：本次EDA竞赛试题旨在考察参赛者对电子设计自动化领域的基础知识、设计能力和创新思维。
希望参赛者能够通过本次竞赛，加深对EDA工具的理解和应用，提升自身的专业技能。
祝各位参赛者取得优异成绩！。
eda期末考试试题及答案
eda期末考试试题及答案EDA期末考试试题及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）主要应用于以下哪个领域？A. 机械设计B. 建筑设计C. 电子电路设计D. 软件开发答案：C2. 在EDA软件中，以下哪个不是常见的设计流程？A. 原理图设计B. 电路仿真C. 手动布线D. 封装设计答案：C3. 下列哪个不是EDA工具的组成部分？A. 原理图编辑器B. PCB布局工具C. 3D建模软件D. 仿真分析工具答案：C4. 在EDA设计中，PCB指的是什么？A. 印刷电路板B. 个人计算机C. 程序控制板D. 功率控制板答案：A5. 以下哪个是EDA设计中常用的文件格式？A. .txtB. .pdfC. .schD. .jpg答案：C...（此处省略其他选择题）二、简答题（每题10分，共30分）1. 简述EDA设计流程的主要步骤。
答案：EDA设计流程通常包括原理图设计、电路仿真、PCB布局、布线、封装设计、测试与验证等步骤。
2. 解释什么是PCB布线，并说明其重要性。
答案：PCB布线是指在印刷电路板上将电子元件的引脚通过导电路径连接起来的过程。
布线的重要性在于它直接影响电路的性能、可靠性和生产成本。
3. 描述电路仿真在EDA设计中的作用。
答案：电路仿真在EDA设计中用于模拟电路在不同条件下的行为，帮助设计者预测电路的性能，优化设计，并在实际制造之前发现潜在的问题。
三、计算题（每题15分，共30分）1. 给定一个简单的RC电路，计算其时间常数τ。
答案：时间常数τ是电容C和电阻R的乘积，即τ = R * C。
2. 假设一个电路的输入信号频率为1kHz，计算其周期T。
答案：周期T是频率f的倒数，即T = 1/f = 1/1000Hz = 1ms。
四、设计题（20分）设计一个简单的放大器电路，并使用EDA工具绘制其原理图。
答案：（此处应有原理图，但无法提供图像，故省略）五、论述题（20分）论述在现代电子设计中，EDA工具的重要性及其对设计流程的影响。
EDA考试复习题目全集(1)
《 EDA技术与项目训练》选择题1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是A。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。
A. A_2B. A+2C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合1987VHDL标准的标识符是 D 。
A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置14. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。
EDA考试题题库及答案
EDA考试题题库及答案一、选择题1.一个项目的输入输出端口是定义在(A)A、实体中；B、结构体中；C、任何位置；D、进程中。
2.QuartusII中编译VHDL源程序时要求(C)A、文件名和实体可以不同名；B、文件名和实体名无关；C、文件名和实体名要相同；D、不确定。
3.VHDL语言中变量定义的位置是(D)A、实体中中任何位置；B、实体中特定位置；C、结构体中任何位置；D、结构体中特定位置。
4.可以不必声明而直接引用的数据类型是(C)A、STD_LOGIC；B、STD_LOGIC_VECTOR；C、BIT；D、ARRAY。
5.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是(C)A、FPGA全称为复杂可编程逻辑器件；B、FPGA是基于乘积项结构的可编程逻辑器件；C、基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D、在Altera公司生产的器件中，MAX7000系列属FPGA结构。
6.下面不属于顺序语句的是(C)A、IF语句；B、LOOP语句；C、PROCESS语句；D、CASE语句。
7.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是(A)A、器件外部特性；B、器件的内部功能；C、器件的综合约束；D、器件外部特性与内部功能。
8.进程中的信号赋值语句，其信号更新是(C)A、按顺序完成；B、比变量更快完成；C、在进程的最后完成；D、都不对。
9.在EDA工具中，能完成在目标系统器件上布局布线软件称为(C)A、仿真器B、综合器C、适配器D、下载器10.VHDL常用的库是(A)A、IEEE；B、STD；C、WORK；D、PACKAGE。
11.在VHDL中，用语句(D)表示clock的下降沿。
A、clock'EVENT；B、clock'EVENT AND clock='1'；C、clock='0'；D、clock'EVENT AND clock='0'。
eda技术实用教程期末考试题及答案
eda技术实用教程期末考试题及答案一、选择题（每题2分，共20分）1. EDA技术中，FPGA代表的是（）。
A. 现场可编程逻辑阵列B. 现场可编程门阵列C. 现场可编程逻辑器件D. 现场可编程门器件答案：B2. 在EDA技术中，VHDL是一种（）。
A. 硬件描述语言B. 软件描述语言C. 系统描述语言D. 网络描述语言答案：A3. 下列哪个不是EDA工具的主要功能（）。
A. 逻辑综合B. 电路仿真C. 代码编译D. 布局布线答案：C4. 在VHDL中，下列哪个关键字用于定义并行语句（）。
A. ifB. beginC. loopD. process答案：B5. 在EDA技术中，用于测试和验证数字电路的EDA工具是（）。
A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：B6. 下列哪个不是FPGA的配置方式（）。
A. 在系统可编程B. 串行配置C. 并行配置D. 网络配置答案：D7. 在VHDL中，用于定义信号的关键字是（）。
B. constantC. signalD. type答案：C8. 在EDA技术中，用于描述数字电路行为的模型是（）。
A. 结构模型B. 数据流模型C. 行为模型D. 混合模型答案：C9. 在VHDL中，下列哪个关键字用于定义过程（）。
A. procedureB. functionD. entity答案：C10. 在EDA技术中，用于优化电路性能的EDA工具是（）。
A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：C二、填空题（每题2分，共20分）1. EDA技术中的“EDA”代表的是______、______和______。
答案：电子设计自动化2. VHDL中的并发语句包括______、______、______和______。
答案：信号赋值、条件信号赋值、选择信号赋值、元件实例化3. 在FPGA设计中，______是用于存储配置数据的非易失性存储器。
EDA技术题库
EDA技术题库一．填空题1. Verilog的基本设计单元是模块.它是由两部分组成,一部分描述接口；另一部分描述逻辑功能,即定义输入是如何影响输出的.2。
用assign描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句,即于语句的书写次序无关.而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。
3．在case语句中至少要有一条default语句。
4. 已知x=4'b1001，y=4'0110,则x的4位补码为4’b1111，而y的4位的补码为4'b0110 。
5. 两个进程之间是并行语句。
而在Always中的语句则是顺序语句。
6.综合是将高层次上描述的电子系统转换为低层次上描述的电子系统，以便于系统的具体硬件实现。
综合器是能自动将高层次的表述（系统级、行为级）转化为低层次的表述（门级、结构级)的计算机程序7. 设计输入的方式有原理图、硬件描述语言、状态图以及波形图。
8.按照仿真的电路描述级别的不同，HDL仿真器可以完成:系统级仿真，行为级仿真，RTL 级仿真，门级（时序）仿真。
按照仿真是否考虑硬件延时分类,可以分为：功能仿真和时序仿真。
仿真器可分为基于元件（逻辑门）仿真器和基于HDL语言的仿真器9. IP核是知识产权核或知识产权模块，在EDA技术中具有十分重要的地位。
半导体产业的IP定义为用于ASIC或FPGA中的预先设计好的电路功能模块。
IP分为软IP、固IP和硬IP.10.可编程逻辑器件PLD是一种通过用户编程或配置实现所需逻辑功能的逻辑器件，也就是说用户可以根据自己的需求，通过EDA开发技术对其硬件结构和工作方式进行重构，重新设计其逻辑功能11.两种可编程逻辑结构是基于与—或阵列可编程结构(乘积项逻辑可编程结构）、基于SRAM 查找表的可编程逻辑结构12。
PLD按集成度分类:简单PLD、复杂PLD；按结构分类：基于“与—或”阵列结构的器件、基于查找表结构的器件；从编程工艺上分类：熔丝型、反熔丝型、EPROM型、EEPROM 型、SRAM型、Flash型13。
EDA技术实用教程考试复习题目试题库(关于VHDL)
《EDA技术与项目训练》选择题1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A.文件名和实体可不同名B.文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. 关于1987标准的VHDL语言中，标识符描述正确的是 A 。
A. 必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以7. 关于1987标准的VHDL语言中，标识符描述正确的是 B 。
A. 下划线可以连用B. 下划线不能连用C. 不能使用下划线D. 可以使用任何字符8. 符合1987VHDL标准的标识符是 A 。
A. A_2B. A+2C. 2AD. 229. 符合1987VHDL标准的标识符是 A 。
A. a_2_3B. a_____2C. 2_2_aD. 2a10. 不符合1987VHDL标准的标识符是 C 。
A. a_1_inB. a_in_2C. 2_aD. asd_111. 不符合1987VHDL标准的标识符是 D 。
A. a2b2B. a1b1C. ad12D. %5012. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置13. VHDL语言中信号定义的位置是 B D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置14. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。
EDA试题
1.wire型变量与reg型变量有什么本质区别？它们可以用于什么类型语句中？2.阻塞赋值与非阻塞赋值有何区别？1.用Verilog设计一个3-8译码器。
2.设计一个异步清0，同步时钟使能和异步数据加载型8位二进制加法计数器。
参考例3-22module CNT10(clk,rst,en,load,cout,dout,data);input clk,en,rst,load;input [3:0] data;output[3:0] dout;output cout;reg [3:0] q1; reg cout;assign dout=q1;always@(posedge clk or negedge rst or negedge load) beginif(!rst) q1<=0;else if(!load) q1<=data;else if(en) beginif (q1<9) q1<=q1+1;else q1<=4'b0000;end endalways@(q1)if(q1==4'h9) cout=1'b1;else cout=1'b0;endmodule3.设计一个功能类似74LS160的计数器。
4.设计一个含有异步清零和计数使能的16位二进制加减可控计数器的Verilog HDL描述。
5.设计七人表决器。
module voter7(pass,vote);output pass;input [6:0] vote;reg pass;reg [2:0] sum;always @(vote)beginsum=0;if(vote[0]==1) sum=sum+1'b1;if(vote[1]==1) sum=sum+1'b1;if(vote[2]==1) sum=sum+1'b1;if(vote[3]==1) sum=sum+1'b1;if(vote[4]==1) sum=sum+1'b1;if(vote[5]==1) sum=sum+1'b1;if(vote[6]==1) sum=sum+1'b1;if(sum[2]) pass=0; //若超过4人赞成，则pass=0，LED1亮else pass=1;endendmoduleAltera Xilinx一、填空题（10分，每小题1分）1.用EDA技术进行电子系统设计的目标最终完成 ASIC 的设计与实现。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
EDA试题库建设[70%基础题,20%中档题,10%提高题(试题容量:20套试卷,其中每套试题填空题10空(每空2分),选择题10题(每题2分)),简答题4题(每题5分),分析题2题(每题10分),设计题2题(每题10分)。
]基础题部分填空题(140空)1.一般把EDA技术的发展分为(CAD)、(CAE)和(EDA)三个阶段。
2.EDA设计流程包括(设计准备)、(设计输入)、(设计处理)和(器件编程)四个步骤。
3.时序仿真是在设计输入完成之后,选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为(功能仿真)。
4.VHDL的数据对象包括(变量)、(常量)和(信号),它们是用来存放各种类型数据的容器。
5.图形文件设计结束后一定要通过(仿真),检查设计文件是否正确。
6.以EDA方式设计实现的电路设计文件,最终可以编程下载到(FPGA)或者(CPLD)芯片中,完成硬件设计和验证。
7.MAX+PLUS的文本文件类型是(.VHD)。
8.在PC上利用VHDL进行项目设计,不允许在(根目录)下进行,必须在根目录为设计建立一个工程目录。
9.VHDL源程序的文件名应与(实体名)相同,否则无法通过编译。
10.常用EDA 的设计输入方式包括(文本输入方式)、(图形输入方式)、(波形输入方式)。
11.在VHDL 程序中,(实体)和(结构体)是两个必须的基本部分。
12.将硬件描述语言转化为硬件电路的重要工具软件称为(HDL 综合器)。
13、VHDL 的数据对象分为(常量)、(变量)和(信号)3 类。
14、VHDL 的操作符包括(算术运算符)和(符号运算符)。
15、常用硬件描述语言有(Verilog HDL)、(AHDL)以及(VHDL)。
16、VHDL基本语句有(顺序语句)、(并行语句)和属性自定义语句。
17、VHDL 同或逻辑操作符是(XNOR)。
18、原理图文件类型后缀名是(.GDF),Verilog HDL语言文本文件类型的后缀名是(.V )。
19、十六进制数16#E#E1对应的十进制数值是(224)。
20、一个完整的VHDL程序应包含三个基本部分,即库文件说明、(程序包应用说明)和(实体和结构体说明)。
21、VHDL 不等于关系运算符是(/= )。
22、STD_LOGIC_1164程序包是(IEEE )库中最常用的程序包。
23.文本输入是指采用(硬件描述语言)进行电路设计的方式。
24.当前最流行的并成为IEEE标准的硬件描述语言包括(vhdl)和(verilog)。
25.采用PLD进行的数字系统设计,是基于(芯片)的设计或称之为(自底向上)的设计。
26.硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念,产生了目前最常用的并称之为(自顶向下)的设计法。
27.EDA工具大致可以分为(设计输入编辑器)、(仿真器)、(hdl综合器)、(适配器)以及(下载器)等5个模块。
28.将硬件描述语言转化为硬件电路的重要工具软件称为(综合器)。
29.用MAX+plusII输入法设计的文件不能直接保存在(根目录)上,因此设计者在进入设计之前,应当在计算机中建立保存设计文件的(工程)。
30.若在MAX+plusII集成环境下,执行原理图输入设计方法,应选择(block diagram/Schematic)命令方式。
31.若在MAX+plusII集成环境下,执行文本输入设计方法,应选择(.vhd)方式。
32.\maxplus2\max2lib\prim是MAX+plusII (基本)元件库,其中包括(门电路)、(触发器)、(电源)、(输入)、(输出)等元件。
33.\maxplus2\max2lib\mf是函数元件库,包括(加法器)、(编码器)、(译码器)、(数据选择器数据)、(移位寄存器)等74系列器件。
34.图形文件设计结束后一定要通过(编译),检查设计文件是否正确。
35.在MAX+plusII集成环境下可以执行(生成元件)命令,为通过编译的图形文件产生一个元件符号。
这个元件符号可以被用于其他的图形文件设计,以实现(多层次)的系统电路设计。
36.执行MAX+p1us Il的“Timlng Analyzer”命令,可以设计电路输入与输出波形间的(延时量)。
37.指定设计电路的输入/输出端口与目标芯片引脚的连接关系的过程称为(端口映射)。
38.MAX+plusII的波形文件类型是(.swf)。
39.层次化设计是将一个大的设计项目分解为若干个(子项目)或者若干个(层次)来完成的。
先从(顶层)的电路设计开始,然后在(顶层) 的设计中逐级调用(底层)的设计结果,直至实现系统电路的设计。
40. 一个项目的输入输出端口是定义在(实体中)中。
41. 描述项目具有逻辑功能的是(结构体)。
42. 关键字ARCHITECTURE定义的是(结构体)。
43. 1987标准的VHDL语言对大小写(不敏感)。
44. 关于1987标准的VHDL语言中,标识符必须以(英文字母)开头。
45.VHDL语言中变量定义的位置是(结构体中特定位置)。
46. VHDL语言中信号定义的位置是(结构体中特定位置)。
47. 变量赋值号是( := ),信号赋值号是( <= )。
48.IF语句属于(顺序)语句。
49.LOOP语句属于(顺序)语句。
50.PROCESS语句属于(并行)语句。
51.CASE语句属于(顺序)语句。
52. EDA的中文含义是(电子设计自动化)。
53.可编程逻辑器件的英文简称是(PLD)。
54. 现场可编程门阵列的英文简称是(FPGA)。
55.在EDA中,ISP的中文含义是(在系统编程)。
56. EPF10K20TC144-4具有(144)个管脚。
57. MAXPLUSII中原理图的后缀是(.GDF)。
58. VHDL语言共支持四种常用库,其中(WORK)库是用户的VHDL设计现行工作库。
59. 在EDA工具中,能将硬件描述语言转换为硬件电路的重要工具软件称为(综合器)。
60. 在VHDL的CASE语句中,条件句中的“=>”不是操作符号,它只相当与(THEN)作用。
61. assign—>pin/location chip命令是MAXPLUSII软件中(引脚锁定)的命令。
62. 在VHDL中,可以用语句(clock‟ event and clock=‟0‟)表示检测clock下降沿。
63. 在VHDL中,语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为(8)次。
64. 在VHDL中,PROCESS结构内部是由(顺序)语句组成的。
65. 执行MAX+PLUSII的(Simulator)命令,可以对设计的电路进行仿真。
66. 执行MAX+PLUSII的(Compiler)命令,可以对设计的电路进行编译。
67. 执行MAX+PLUSII的(Programmer)命令,可以对设计的电路进行下载。
68. 在VHDL中,PROCESS本身是(并行)语句。
69. 在元件例化语句中,用(=> )符号实现名称映射,将例化元件端口声明语句中的信号与PORT MAP中的信号名关联起来。
70.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是(被高层次电路设计调用)。
71.在MAX+PLUSII工具软件中,完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作,并检查设计文件是否正确的过程称为(综合)。
72.在VHDL中,IF语句中至少应有1个条件句,条件句必须由(BOOLEAN)表达式构成。
73. 在VHDL中(变量)不能将信息带出对它定义的当前设计单元。
74.在VHDL中,一个设计实体可以拥有一个或多个(结构体)。
75. 在VHDL的IEEE标准库中,预定义的标准逻辑数据STD_LOGIC有(9)种逻辑值。
76.在VHDL中,用语句(clock‟EVENT AND clock=‟1‟ )表示clock的上升沿。
77、仿真是对电路设计的一种(间接的)检测方法。
78. Quartus II中建立设计项目的菜单是(“File”→“New Project Wizard” )。
79.执行Quartus II的(Create ∠ Update / Create Symbol Files for Current File )命令,可以为设计电路建立一个元件符号。
80.使用Quartus II的图形编辑方式输入的电路原理图文件必须通过(编译)才能进行仿真验证.81. Quartus II的波形文件当中设置仿真时间的命令是(Edit/ Time Bar )。
82. 完整的IF语句,其综合结果可实现(组合逻辑电路)。
83. 描述项目具有逻辑功能的是(结构体)。
84.protel原理图设计时,按下(Q)键可实现英制和公制的转换。
85.在VHDL语言的程序中,注释使用(--)符号。
86.protel原理图设计时,按下(E+M+M键)快捷键可实现“移动功能”。
87.在放置元器件的过程按下(TAB )键可以调出元件属性对话框。
88. 40mil大约等于(0.001 )m。
A、B、0.001cm C、0.001inch D、0.001mm89.通常所说的几层板指的是(钻孔图层)的层数。
90.执行(Align Top )命令操作,元器件按顶端对齐。
91.执行(Align Bottom )命令操作,元器件按底端对齐.92.执行(Align Left )命令操作,元器件按左端对齐.93.执行(Align Right )命令操作,元气件按右端对齐.94.原理图设计时,实现连接导线应选择(Place/Wire )命令.95.要打开原理图编辑器,应执行(Schematic)菜单命令.96.进行原理图设计,必须启动(Schematic )编辑器。
97.使用计算机键盘上的(Page Down )键可实现原理图图样的缩小。
98.往原理图图样上放置元器件前必须先(装载元器件库)。
99.执行(Tools/Preferences )命令,即可弹出PCB系统参数设置对话框。
100.在印制电路板的(Keep Out Layer )层画出的封闭多边形,用于定义印制电路板形状及尺寸。
101.印制电路板的(Silkscreen Layers )层主要用于绘制元器件外形轮廓以及标识元器件标号等。
该类层共有两层。
102.在放置元器件封装过程中,按(Y)键使元器件封装旋转。
103.在放置元器件封装过程中,按(X )键使元器件在水平方向左右翻转。
104.在放置元器件封装过程中,按(Y )键使元器件在竖直方向上下翻转。
105.在放置元器件封装过程中,按(L )键使元器件封装从顶层移到底层。