EDA技术期末试卷含答案资料
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一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现 A 。A．带优先级且条件相与的逻辑电路1．以下描述错误的是 C B．条
件相或的逻辑电路
C．三态控制电路是A．QuartusIIAltera提供的FPGA/CPLD集成开发环境D．双向控制电路
10．在VHDLAlteraB．是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是 D 。
A．if clk'event and clk = ‘1' then B．if falling_edge(clk) then 前一代C．MAX+plusII是AlteraFPGA/CPLD集成开发环境QuartusII的更
C．if clk'event and clk = ‘0' then 新换代新产品D．if clk'stable and not clk = ‘1' then
11．下列那个流程是正确的基于．DQuartusII完全支持VHDL、Verilog的设计流程EDA软件的FPGA / CPLD设计流程 B
A．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试开发工具中的专用综合器的是2．以下工具中属于FPGA/CPLD B
B．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
C ．Active HDL D．QuartusII Leonardo Spectrum ．AModelSim B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；．3以下器件中属于Xilinx 公司生产的是 C
/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
D．BMAX系列器件．原理图A．ispLSI系列器件
）语句的语句结构及语法规则语言中，下列对进程（PROCESS系列器件
C．XC9500系列器件D．FLEX 12．在VHDL 。A 的描述中，正确的是以下关于信号和变量的描述中错误的是4． B
为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线PROCESSAA ．信号的定义范围是结构体、进程B 成后，等待下一次进程启动C．除了没有方向说明以外，信号与实体的端口概念是一致的B．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程以下关于状态机的描述中正确的是5． B
B MooreA．型状态机其输出是当前状态和所有输入的函数13．下列语句中，不属于并行语句的是
语句B．CASE 型的输出变化要领先一个时钟周期型状态机相比，．与BMooreMealy A．进程语句
…语句…ELSE D．WHEN ．元件例化语句MealyC．型状态机其输出是当前状态的函数 C
设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的14．以上都不对D ．VHDL B 下列标识符中，．库是不合法的标识符。6
END BPP0 A．．．D ．CNot_Ack sig
D
WORK库D．C．STD库结构与工作原两类，下列对、FPGACPLDCPLD B．VITAL库IEEE A．库大规模可编程器件主要有7．语言是一种结构化设计语言；一个设计实体（电路模块）包括实体理的描述中，正确的是VHDL15。
C ．。即是现场可编程逻辑器件的英文简称CPLDA．
D 与结构体两部分，结构体描述
B．器件的综合约束是基于查找表结构的可编程逻辑器件．BCPLD
A．器件外部特性
的结构扩展而来GALCPLD．早期的C是从D．器件的内部功能C．器件外部特性与内部功能
分）EDA名词解释，写出下列缩写的中文含义（10二、结构CPLD系列属公司生产的器件中，Altera．在DFLEX10K
是错误设计流程的关键步骤，在下面对综合的描述中，EDA综合是．8D ：复杂可编程逻辑器件．CPLD1的。：专用集成电路．ASIC2 A．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 LUT：查找表3．的基本．综合就是将电路的高级语言转化成低级的，可与BCPLD/ FPGA
结构相映射的网表文件：电子设计自动化．4EDA．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综C ：只读存储器．ROM5 合约束20分）三、程序填空题（将软件描述与给定的硬件结构用电路网表文件表示的映综合可理解为，．D描述，请补充完VHDL8421BCD0~2324以下是一个模为（）的码加法计数器射过程，并且这种映射关系是唯一的（即综合结果是唯一的）整精品文档．
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GE1<=0; 请回答问题：在程序中存在两处错误，试指出并修改正确（如果是缺少语句请ELSE 指出应该插入的行号）GE1 <= GE1+1; END IF; 答：（1）第9行有误，SIGNAL Q1 : RANGE 0 TO 9数据类型有误，应该改成END IF; SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0) END PROCESS ; GE <= GE1; （2）第11行有误，敏感信号列表中不能出现输出端口，应该改成PROCESS SHI <=SHI1; (clk) END bhv;
12分）四、程序改错题（仔细阅读下列程序后回答问题，
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五、（28分）SIGNALcurrent_ state,next_state: state_type;
分）描述一个外部特性如图所示的D触发器。（10．试用VHDL BEGIN 1
参考程序如下：P1:PROCESS(clk,reset)
BEGIN
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; 'IF reset = ‘1 THEN current_state <= s0;
ELSIF clk='1' AND clk'EVENT THEN ENTITY mydff IS
PORT(CLK:IN STD_LOGIC; current_state <=next_state; END IF;
D:IN STD_LOGIC;
END PROCESS; Q:OUT STD_LOGIC);
P2:PROCESS(current_state) END;
BEGIN
ARCHITECTURE bhv OF mydff IS
case current_state is
BEGIN
PROCESS(CLK) THEN next_state<=s1; 1' WHEN s0 => IF in1=‘
ELSE next_state<=s0; BEGIN
END IF;
IF CLK'EVENT AND CLK='1' THEN
WHEN s1 => IF in1='0'THEN next_state<=S2; Q<=D;
ELSE next_state<=s1; END IF;
END IF;
END PROCESS;
WHEN s2 => IF in1='1'THEN next_state<=S3; END;
ELSE next_state<=s2;
语言描述这一状态机。分）（18VHDL下图为某一状态机对应的状态图，2.试用END IF;
WHEN s3 => IF in1='0'THEN next_state<=S0;
/1001其它其它/0000
END IF; ELSE next_state<=s3; 1/1001S1S0end case;
END PROCESS; 0/11000/0000/1100其它p3:PROCESS(current_state)
BEGIN
参考程序如下：case current_state is
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ; 'WHEN s0 => IF in1=‘1THEN out1<=“1001”ENTITY FSM2 IS
END IF; ELSE out1<= PORT ( clk,reset,in1 : IN STD_LOGIC;
out1 : OUT STD_LOGIC_VECTOR(3 downto 0));
WHEN s1 => IF in1='0'THEN out1<=H0; END;
ARCHITECTURE bhv OF FSM2 IS
END IF;
TYPE state_type IS (s0, s1, s2, s3); out1<=@1; ELSE
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WHEN s2 => IF in1='1'THEN out1<=I1;
ELSE out1<=@1; END IF;
WHEN s3 => IF in1='1'THEN out1<=
ELSE out1<=I1; END IF;
end case;
END PROCESS;
end bhv;
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