FPGA的CIC滤波器的设计要点
数字中频的基本原理和fpga的实现
数字中频的基本原理和FPGA的实现1．基本原理数字中频主要分两部分，数字上变频（DUC）和数字下变频(DDC)。
它们的主要功能是相反，但原理和实现的方法是十分相似。
在R8905项目中由于采用了零中频技术，数字上变频和下变频有一些差别，数字上变频没有了NCO模块。
另外为了降低输出信号的峰均比又加入了削峰模块CFR,而CGC模块的引入则是补偿削峰所引起的功率损失。
CPRI接口处理RCF2倍内插HB2倍内插CFRCGCCIC54倍内插3.84M7.68M15.36M61.44M图1 数字上变频模块框图在数字下变频中RSSI模块是信号的功率检测模块，它配合AGC电路将信号的输出功率稳定在一定范围内。
NCOCIC54倍抽取HB2倍抽取RRC AGCRSSI61.44M15.36M7.68Mcpri 图2 数字下变频模块框图在DDC和DUC中主要使用3种滤波器分别是RRC,HB和CIC，它们个自有个自的特点。
RRC滤波器一般来讲阶数比较多，多用于低频处。
由于它的阶数比较多，所以可以得到比较锐利的带通特性，但它所用的乘法器比较多。
CIC滤波器不需要乘法器，但它的带内不是很平坦，适合用在高频处。
而HB滤波器的特性正好在它们之间，它有约一半的系数是0可以讲乘法器的个数减少一半。
削峰模块CFR实际上也是一组滤波器，它的功能是将CDMA信号中的峰值信号减小一些，以减小输出信号的峰均比，使射频功率放大器的效率更高。
削峰的模块框图如图3图3 单级削峰示意图削峰的原理是这样的一个复信号(I,Q)如果它的模大于某个门限，就将其减去这个门限得到一个复信号(dI,dQ),否则(dI,dQ)＝(0,0)。
将(dI,dQ)送到fir滤波器中，fir滤波器是一个低通滤波器将峰值限定在一定的带宽内，防止影响临道。
将原信号(I,Q)减去滤波后的信号(fir_i,fir_q)就得到了削峰的值。
如果有必要这这样的削峰可以连续做几次，在R8905设计中削峰用了两次。
基才FPGA的DDC中CIC滤波器的设计
单 级 ＣＩＣ 滤 波 器 的 频 率 响 应 为 ：
Ｈ （ｅ ）＝ＤＭ ·Ｓｎ（
）·ｓ旷ｔ（ ）
（２）
式 中 ，Ｓａ（ｘ）＝ｓｌ 为 抽 样 函 数 ，且 Ｓａ（０）＝１，所 以 ＣＩＣ
滤波 器 在 ｔｏ＝０处 的 幅 值 为 Ｄ，即 Ｈ（ｅ。）＝Ｄ 。
０－２￣／Ｄ的 区 间为 ＣＩＣ滤 波器 的主瓣 ，而 其 他 区 １９成为 旁
ＸＩＡＯ Ｒｕｉ—ｃｈｕａｎ，ＬＩＵ Ｙａｎ—ｐｉｎｇ，ＰＥＮＧ Ｃｈｅｎｇ—ｇｏｎｇ
（Ｓｃｈｏｏｌ ｏｆＩｎｆｏｒｍａｔｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｈｅｂｅｉ Ｕｎｉｖｅｒｓｉｔｙ ｏ ｆ Ｔｅｃｈｎｏｌｏｇｙ，Ｔｉａｎｊｉｎ ３００４０１，Ｃｈｉｎａ）
Ａ ｂｓｔｒａｃｔ：Ｔｈｉｓ ａｒｔｉｃｌｅ ｄｅｓｃｒｉｂｅｓ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ＣＩＣ ｆ ｉｌｔｅｒ ｂａｓｅｄ ｏｎ ｔｈｅ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ｔｈｅｏｒｙ．Ｔｈｉｓ ａｒｔｉｃｌｅ ｆ ｉｒｓｔ ａｎａ ｌ ｙｓｅｓ ｔｈｅ ｔｈｅｏｒ ｙ ａｎｄ ｔｈｅ ｐａｒａｍｅｔｅｒｓ ｏｆ ｔｈｅ ｆｉｌｔｅｒ．Ｔｈｅｎ ｄｅｓｉｇｎ ｔｈｅ ＣＩＣ ｆ ｉｌｔｅｒ ｍｅｅｔ ｔｈｅ ｓｙｓｔｅｍ ｒｅｑｕｉｒｅｍｅｎｔｓ ｗｉｔｈ Ｍ ａｔｌａｂ．Ｉｎ ｔｈｅ ｅｎｄ，ｗｅ ｃａｒｒｉｅｓ ｏｕｔ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ｔｈｅ ＣＩＣ ｆｉｌｔｅｒ ｗｉｔｈ ＦＰＧＡ ． Ｋｅｙ ｗｏｒｄｓ：ＤＤＣ；ＣＩＣ ｆｉｌｔｅｒ；ＩＳＯＰ ｆｉｌｔｅｒ；ＦＰＧＡ
（４）
单 极 ＣＩＣ滤 波 器 的旁 瓣 电 平 是 比较 大 的 ，只 比 主 瓣 低
１３．４６ ｄＢ，只 也 就 是 意 味 着 阻 带 衰 减 很 差 ，一 般 难 以 满 足 实 用
Xilinx器件CIC滤波器设计实现
DS613 March 24, 2008
1
Product Specification
CIC Compiler v1.1
Frequency Response Characteristics
The frequency response of a CIC filter is obtained by evaluating Equation 1 at:
implementations • Optional mapping to DSP48/E/A primitives • Synchronous clear input • Clock enable input
General Description
The Xilinx LogicCORETM IP CIC Compiler core v1.1 provides the ability to design and implement Cascaded Integrator-Comb (CIC) filters for a variety of Xilinx FPGA devices. CIC filters, also known as Hogenauer filters, are multi-rate filters often used for implementing large sample rate changes in digital systems. They are typically employed in applications that have a large excess sample rate. That is, the system sample rate is much larger than the bandwidth occupied by the processed signal as in digital down converters (DDCs) and digital up converters (DUCs). Implementations of CIC filters have structures that use only adders, subtractors, and delay elements. These structures make CIC filters appealing for their hardware-efficient implementations of multi-rate filtering.
cic滤波器的fpga实现
cic滤波器的FPGA实现发布时间：2016-01-26 15:07:21技术类别：CPLD/FPGA一、关于多采样率数字滤波器很明显从字面意思上可以理解，多采样率嘛，就是有多个采样率呗。
前面所说的FIR，IIR滤波器都是只有一个采样频率，是固定不变的采样率，然而有些情况下需要不同采样频率下的信号，具体例子我也不解释了，我们大学课本上多速率数字信号处理这一章也都举了不少的例子。
按照传统的速率转换理论，我们要实现采样速率的转换，可以这样做，假如有一个有用的正弦波模拟信号，AD采样速率是f1，现在我需要用到的是采样频率是f2的信号，传统做法是将这个经过f1采样后的信号进行DA转换，再将转换后的模拟信号进行以f2采样频率的抽样，得到采样率为f2的数字信号，至此完成采样频率的转换但是这样的做法不仅麻烦，而且处理不好的话会使信号受到损伤，所以这种思想就被淘汰了，现在我们用到的采样率转换的方法就是抽取与内插的思想。
二、抽取先来总体来解释一下抽取的含义：前面不是说，一个有用的正弦波模拟信号经采样频率为f1的抽样信号抽样后得到了数字信号，很明显这个数字信号序列是在f1频率下得到的，现在，假如我隔几个点抽取一个信号，比如就是5吧，我隔5个点抽取一个信号，是不是就是相当于我采用了1/5倍f1的采样频率对模拟信号进行采样了？所以，抽取的过程就是降低抽样率的过程，但是我们知道，这是在时域的抽样，时域的抽样等于信号在频域波形的周期延拓，周期就是采样频率，所以，为了避免在频域发生频谱混叠，抽样定理也是我们要考虑的因素下面来具体来介绍如上图所示，假如上面就是某一有用信号经采样频率f1抽样得到的频谱，假设这时候的采样频率为8Khz ，可以通过数格子得到，从0到F1处有8个空格，每个空格代表1Khz，有些朋友可能会问，这不是在数字频域吗，单位不是π吗，哪来的hz？是的，这里是数字频域，采样频率F1处对应的是2π，这里只是为了好解释，我们用模拟频率来对应数字频率。
cic滤波器原理详解
级联积分梳状(Cascade Integrator Comb，CIC)［1］滤波器结构简单、标准化，是高速抽取器中十分简单有效的抗混叠滤波单元，已被广泛使用于多抽样率信号处理系统中。
其组成只有积分器、加法器、寄存器，没有乘法器，使得CIC滤波器非常适合在具有较强实时性和并行处理能力的FPGA 上实现。
但是其阻带衰减和通带波纹的相互抑制限制了其滤波性能。
锐化级联积分梳状滤波器［2］、CIC 滤波器的部分锐化［3］、在CIC 滤波器级联分解的基础上级联一级余弦滤波器［4］、二级补偿CIC 滤波器( TSC －CIC)［5］、内插二阶多项式级联积分梳状滤波器(ISOP－CIC)［6］都是用来进行CIC滤波器改进的技术。
但上述CIC 滤波器的改进或只是降低了通带衰减，或只是提高了阻带衰减，或同时降低通带衰减、提高阻带衰减，但是占用硬件逻辑资源较多。
FPGA的CIC滤波器的设计
FPGA的CIC滤波器的设计1.原理概述CIC滤波器由差分器、积分器和组合器三部分组成，可有效实现信号的重采样和滤波功能。
其基本原理是将输入信号通过差分器进行差分运算，然后经过积分器进行累积运算，最后通过组合器实现滤波和重采样。
CIC滤波器的特点是具有高的通带增益和截止频率，且不需要乘法器和存储器，适合在FPGA中实现。
2.设计步骤(1)确定CIC滤波器的设计参数，包括增益因子、积分阶数、截止频率等。
(2)根据设计参数计算滤波器的结构参数，包括输入和输出数据宽度、积分器的阶数和阶间差值等。
(3)根据计算结果，设计CIC滤波器的硬件结构，包括差分器、积分器和组合器的实现方法。
(4) 使用HDL语言（如Verilog或VHDL）编写FPGA的CIC滤波器的代码，同时进行功能仿真和波形仿真。
(5)在FPGA开发板上进行综合、布局布线和验证，实现CIC滤波器的硬件设计。
3.设计关键技术(1)差分器设计：差分器实现差分运算，可以简单采用异或门或加减器实现。
需要注意输入信号的幅度范围和差分器的输出范围。
(2)积分器设计：积分器实现累积运算，需要考虑积分阶数、数据宽度和溢出等问题。
可以采用寄存器与加法器的串行或并行结构实现。
(3)组合器设计：组合器实现滤波和重采样功能，需要根据设计参数确定组合器的截止频率和增益系数。
可以采用多级组合器结构实现。
(4)输入输出接口设计：FPGA的CIC滤波器需要与外部系统进行数据交换，因此需要设计合适的输入输出接口，包括数据接口、时钟接口和控制接口等。
4.实现优化技术(1)折叠积分器：为了减少资源占用和延迟，可以采用折叠积分器结构，将多级积分器合并为一个积分器实现。
(2)级联结构：为了增加滤波器的阶数和降低截止频率，可以采用级联结构，将多个CIC滤波器级联实现。
(3)变系数设计：为了实现可调节的滤波参数，可以设计可变系数的CIC滤波器，在运行时动态调整增益因子和积分阶数。
综上所述，FPGA的CIC滤波器设计是一项复杂的数字信号处理任务，需要深入理解CIC滤波器的原理和设计方法，结合FPGA的硬件实现技术进行设计和优化。
(完整版)CIC滤波器的原理与设计
CIC 的冲击响应{1,010,()n D h n ≤≤-=其他，D 为CIC 滤波器的阶数（即抽取因子），Z 变换后11()1Dz H z z ---=-，当积分梳状滤波器的阶数不等于抽取器的抽取倍数时，令N=DM(N 为滤波器的 阶数，D 为抽取倍数)则积分梳状滤波器的传递函数为：)1(11)(1DM z zz H ----=M 是梳状滤波器中的延时因子，故称M 为差分延时因子；其频率总响应为12()()()jw jw jwH e H e H e ==sin(/2)sin(/2)wDM w =1()()22wDM wDM Sa Sa -⋅⋅x x x Sa /)sin()(=为抽样函数，且1)0(=Sa ，所以CIC 滤波器在0=ω处的幅度值为N ，即：DM e H j =)(0； 一般数字滤波器的指标：()20lg()()20lg ()a pa p a s a s H j H j H j H j ααΩ=ΩΩ=Ω通带最大衰减阻带最小衰减即：CIC 幅频特性响应曲线图由其频率响应函数可以看出其主瓣电平最大为D ，旁瓣电平为21.51()sin(3/2)/sin(3/2)sin(3/2)j DMH e DM DM ωπωπππ=⋅==，旁瓣与主瓣的差值 （用dB 数表示）为： dB A DM s 46.1323lg 20lg201===πα 可计算出旁瓣与主瓣的差值约为13.46，意味着阻带衰减很差，单级级联时旁瓣电平很大，为降低旁瓣电平，增加阻带衰减采用级联的方式，N 级频率响应为：)2()2()()2/sin()2/sin()(ωωωωωQ Q Q Qj Q Sa DM Sa DM DM e H -⋅⋅=⎥⎦⎤⎢⎣⎡=， 可得到N 级CIC 的旁瓣抑制 dB Q Q A DM Q Qs )46.13(23lg 20)lg(201⨯=⋅==πα 分析一下发现在Q 级联时多出了Q DM 这个处理增益，因此分析一下尽量减少带内容差(通带衰减），即，在通带内，幅度应尽量平缓；下面就它的幅平响应曲线来分析：00()20lg ()()20lg()ps j a p jw a j a s jw a H e H eH e H e αα==1、设在红线w1处抽取的信号带宽很窄，为无混叠信号的带宽,能很好的对窄带信号进行滤波，去除掉高频信号噪声；且在绿线w2=2pi/DM-w1处衰减值足够大，则在其信号带宽内，红线到绿线，信号给CIC 滤波器带来的混叠就可以忽略，计算此时阻带衰减：)2/sin()2/sin(lg 20()(lg 2022012w DM w DM e H e H A jw j ==·引入带宽比例因子b=B/（fs/DM ）, B 为抽取信号的带宽，D 为抽取因子，M 为延时因子；fs 为输入端采样率，则w1=b*2pi/DM ；带入可化简得：b A lg 201-≈； （假设b=0.01;即fs=100MHz ，D=20，信号带宽为50khz,此时衰减为40dB);可见单级的CIC 滤波器的无混叠信号带宽内的阻带衰减能达到40dB;；并不怎么大，适用于较粗略的滤波，适合放在第一级抽取；如果采用级联的方式可以加大无混叠信号带宽；但是满足的通带不够窄；2、在红线w1处幅度不能下降太多，通带内幅值容差不能太大，否则会引起高频失真；设该带内容差为s δ，则,)()(lg 2010jw j s e H e H =δ将w1带入可简化得)sin(lg 20b bs ππδ≈，当N 级时，其带内容差也会增大；由上面分析可知，阻带衰减和带内容差，只与带宽比例因子b 有关，Df Bb s /=,分析可知，在信号带宽一定的前提下，应尽可能采用小的抽取因子，或增大输入采样率；故一般把它放在抽取系统的第一级，所以在配置CIC 时，信号带宽，采样率，抽取因子，综合考虑，下面是阻带衰减和通带衰减的一个表：表1：大抽取因子下的通带衰减由CIC频幅响应图可以发现，幅频特性的零点位于1/M处(M取值为整数)，这说明差分因子M决定了零点的位置；抽取因子D狭定了抽取后信号的采样频率，它同差分延时因子M一起还决定了主瓣和旁瓣的宽度；级数Q可以用来控制阻带衰减，Q越大阻带衰减越大，通带内的混叠就越小，但Q越大，通带内主瓣衰减也越大，所以Q不可太大，不宜超过5级。
高速CIC插值滤波器的位宽与优化
1432012年第09期，第45卷 通 信 技 术 Vol.45，No.09,2012总第249期 Communications Technology No.249,Totally高速CIC 插值滤波器的位宽分析与优化﹡聂 阳， 戈 华， 赵鹏宇(集宁师范学院 物理系，内蒙古 集宁 012000 )【摘 要】分析了级联积分-梳状（CIC，Cascaded Integrator Comb）插值滤波器的位宽增长原因,重点研究了CIC 插值滤波器非等值位宽的数据通路设计。
在此基础上利用Matlab 和Xilinx System Generator 开发工具搭建了电路的系统模型，最后通过现场可编程门阵列（FPGA，Field Programmable Gate Array)完成电路的寄存器传输级（RTL，Register Transfer Level）验证，仿真结果表明电路设计具有很高的有效性和可行性。
【关键词】CIC 插值滤波器；位宽；FPGA 【中图分类号】TN911.7 【文献标识码】A 【文章编号】1002-0802(2012)09-0143-03Analysis and Optimization of High-Speed CIC Interpolation Filter WidthNIE Yang， GE Hua， ZHAO Peng-yu(Dept of Physics, Jining Teachers College, Jining Inner Mongolia 012000, China )【Abstract】This paper analyzes the increase of CIC (Cascaded Integrator Comb) interpolation filter width, and focuses on the data path design of non equivalent width. Based on this and with Matlab and Xilinx System Generator development tools, the system model of the circuit is built up, and finally through FPGA (Field Programmable Gate Array) RTL (Register Transfer Level), the verification of the circuit is completed. And simulation indicates the effectiveness and feasibility of circuit design.【Key words】CIC interpolation filter; width; FPGA0 引言随着现代无线通信中数据传输率的增加，在一个信号处理系统中常常需要不同的采样率处理信号以及不同采样率的信号之间相互转换。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
基于FPGA的CIC数字滤波器的设计摘要：级联积分梳状（Cascade Integrator Comb，CIC）滤波器是数字系统中实现大采样率变化的多速率滤波器，已经证明是在高速抽取和插值系统中非常有效的单元，在数字下变频（DDC）和数字上变频（DUC）系统中有广泛的应用。
它不包含乘法器，只是由加法器，减法器和寄存器组成，而且需要的加法器的数目也减少了许多，因此CIC滤波器比FIR和IIR滤波器更节省资源，并且实现简单而高速。
本文主要讨论了CIC滤波器的基本原理和基于FPGA的仿真实现方法，具体是采用Verilog HDL语言编程，将滤波器分为积分器模块和梳状器模块2个部分，对每个模块进行具体的功能分析和设计实现，最后通过Modelsim 仿真对滤波器的性能进行分析，验证了设计的正确性。
关键词：CIC滤波器；抽取；FPGA；Verilog HDLthe Design of Cascade Integrator Comb Filter Based on FPGAAbstract:CIC (Cascade Integrator Comb, CIC) filter is a digital system to achieve large changes in multi-rate sampling rate filter, which has been proven to be a very effective unit in the high-speed extraction and interpolation system. It is widely used in the digital down conversion (DDC ) and digital up conversion (DUC) systems. It does not contain the multiplier, but just composes by adders, subtractors and registers, and the number of needing adders is reduced a lot. So it takes fewer resources than FIR filter and IIR filter. And the speed of CIC filter is very high and it is also very convenient to realize.This article discusses the basic principles of CIC filter and the simulation way based on FPGA. The modules were described with Verilog HDL. Firstly, the filter was divided into two parts which were integration module and the comb module. Then the function of each module were analyzed and designed. Finally the performance of the filter was analyzed under ModelSim and the correctness of the design was verified. Keywords：CIC filter; Decimation; FPGA; Verilog HDL1. 引言：数字滤波是数字信号分析中最重要的组成部分之一，数字滤波与模拟滤波相比，具有精度和稳定性高，系统函数容易改变，灵活性高，不存在阻抗匹配问题，便于大规模集成，可实现多维滤波等优点。
级联积分梳状（Cascade integrator comb，CIC）滤波器，是由Hogenauer引入的一种非常有效的高分解速率的数字滤波器结构，已经证明是在高速抽取和插值系统中非常有效的单元。
它具有较好的抗混叠和抗镜像性能；它不包含乘法器，只是由加法器，减法器和寄存器组成，而且需要的加法器的数目也减少了许多，因此CIC滤波器比FIR和IIR 滤波器更节省资源，并且实现简单而高速；无需存储滤波器的系数，结构规则易于拓展，无需外部控制，抽取倍数可变，对提高实时性和简化硬件有重要意义。
CIC滤波器的应用范围非常的广泛：由于其具有较好的抗混叠和抗镜像性能，可以实现任意采样率的转换，因此被用在软件无线电接收机中；用于正交多速率调制系统中，但又不仅仅是局限在调制器中，只要CIC滤波器之前或之后有FIR滤波器，对CIC滤波器的通带衰减进行补偿以后，都能够以很小的代价换取最大的硬件资源节省[1]；在全数字接收机中的应用，CIC滤波器与HB滤波器共同实现了数字抽取滤波器，从输入的宽带高数据流的数字信号中提取所需的窄带信号，并在低通滤波器的作用下，下变频为数字基带信号[2]；在-∆∑ADC中频信号处理模块中的应用，用CIC滤波器来匹配噪声抑制滤波器，并对采样后的数据再进行下采样，以降低噪声和后端硬件成本[3]；在无线通信中的应用，如：蜂窝式无限电通信；CIC滤波器由于其结构的独有特性，已经成为了许多新型高性能器件的核心部件。
因此研究它具有很重要的实用意义。
本文是要设计一个基于现场可编程门阵列（FPGA），用Verilog HDL语言编程实现的级联积分梳状（Cascade integrator comb，CIC）数字滤波器。
主要内容包括：架构设计、接口逻辑设计、FSM设计、编码实现、功能仿真等。
2. 设计平台介绍：系统设计需要使用Verilog HDL（Hardware Descriptions Language）、ModelSim 6.0、FPGA(Field Programmable Gates Array)现场可编程门阵列。
2.1 Verilog HDL简介：Verilog HDL是一种硬件描述语言（HDL：Hardware Description Language），用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。
被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。
数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。
以文本形式来描述数字系统硬件的结构和行为的语言，用它表示逻辑电路图、逻辑表达式以及数字逻辑系统所完成的逻辑功能。
2.2 Modelsim简介：M odelsim仿真工具是Model公司开发的。
它支持Verilog VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等。
ModelSim是业界最优秀的HDL语言仿真器。
它提供最友好的调试环境，是唯一的单内核支持VHDL和Verilog混合仿真的仿真器。
全面支持VHDL和Verilog语言的IEEE 标准，支持C/C++功能调用和调试。
2.3 FPGA简介：现场可编程门阵列FPGA(Field Programmable Gates Array)是近10年加入到用户可编程技术行列中的器件。
现场可编程阵列在器件的选择和内部的互联上提供了更大的自由度。
FPGA的结构类似于掩膜可编程门阵列（MPGA），由逻辑功能块排列成阵列组成，并由可编程的内部连线连接这些逻辑功能块来实现不同的设计[4]。
FPGA是由掩膜可编程门阵列和可编程逻辑器件两者特性结合演变而来的，所以FPGA既具有门阵列的高密度和通用性，又具有可编程逻辑器件的用户可编程特性。
对于ASIC设计，采用FPGA在实现小型化，集成化和高可靠性的同时，还减少了风险，降低了成本，缩短了周期。
2.3.1 FPGA基本原理：FPGA就结构上而言，主要由三个部分主成：可编程逻辑块CLB（Configurable Logic Blocks）,可编程输入/输出模块IOB（Input/Output Block），可编程互连资源PIR(Programmable Interconnect Resource)等三种可编程电路。
图1所示为FPGA平面结构示意图[5]。
CLB是实现逻辑功能的基本单元，它们通常规则地排列成一个阵列，散步于整个芯片中；IOB主要完成芯片上的逻辑与外部引脚接口，它们通常排列在芯片的四周；PIR 包括各种长度的连线线段和一些可编程连接开关，它们将各个CLB之间或CLB与IOB 之间以及IOB之间连接起来，构成特定功能的电路。
其中，CLB主要由逻辑函数发生器，触发器，数据选择器等电路组成，逻辑函数发生器主要由查找表LUT（Look Up Table）构成；IOB主要由输入触发器，输入缓存器图1. FPGA的平面结构示意图Fig.1 The schematic diagram of FPGA和输出触发/锁存器，输出缓存器组成，每个IOB控制一个引脚，它们可配置为输入，输出或双向I/O功能；PIR由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路的连接。
2.3.2 FPGA系统设计流程：FPGA系统设计流程包括硬件和软件设计流程。
首先确定系统功能，并对关键部分予以仿真。
在确定系统功能并划分功能块之后，根据不同的结构和算法，确定不同的资源消耗。
由上述过程可以确定系统设计需要消耗的门数，存储器的大小。
根据系统设计要求，对系统时序和时钟率进行考察和估计，可以确定所需器件的速度级别。
根据系统外部接口的要求，确定接口时序和芯片引脚资源消耗情况。
在上述过程完成以后，考虑系统功能和性能的可扩展性，确定器件型号。
型号确定之后，需要确定配置方式，因为不同型号的器件，其配置方式是有很大差异的。
硬件设计和软件设计可以同时进行。
系统设计在经过设计，改进，查错，再设计，再改进，再查错的螺旋型过程后，即可完成系统所有的设计，进入产品生产[6]。
如图2所示为FPGA系统设计流程：图2. FPGA 设计流程Fig.2 The design process of FPGA 3. CIC 滤波器的基本原理：3.1 多速率信号处理原理：所谓多速率信号处理是指改变信号的采样率，实质上是对采样后的离散序列重采样的过程，包括抽取和内插两种情况。
使采样率降低的采样率转换称为抽取；使采样率升高的采样率转换称为内插。
3.1.1 整数倍抽取：整数M 倍抽取是指原始抽样序列x(n)每隔(M-1)个取一个，形成一个新序列XM(n)，XM(n)=x(Mn)，正整数M 为抽取因子。