电子钟设计报告

电子钟设计报告

《电子钟设计报告》

别: 自动化系

专业班级: 自动化0801

学生姓名: 陈金元

指导教师: 李川香

2010年10月

华中科技大学武昌分校

目录

摘要........................................................ ............. .. (2)

1电子钟的总体方案设计........................... .......................................... ........................3 1.1 设计要求................................................ ..................... .................................................3 1.2 设计方案............................................... ...................... .................................................3 1.3 各模块的功能............................................ ......................... .........................................3 1.4电子钟的组成框图.................................... ................................. ..................................4 2单元模块电路设计与仿

真...................... ............................................... ........................4 2.1 秒模块的设计............................................ ......................... .........................................4 2.2 分模块的设计............................................. ........................ .........................................6 2.3 小时模块的设计....................................... .............................. .....................................6 2.4八进制模块的设计.................................... ................................. ..................................8 2.5译码显示电路模块的设计...................................................................... ......................9 2.6扫描显示模块的设计................................. .................................... ..............................10 2.7整点报时模块的设计............................. ........................................ ..............................11 3 电子钟的顶层设计................................ ..................................... ....................................12 3.1 电子钟的逻辑原理图.................. ... ............................................... .............................12 3.2 电子钟的主程序....................................................... .............. .....................................13 3.3 电子钟的引脚锁定............................ ......................................... .................................16 4 硬件支

持................................ ......... ........................... ...................................................16 4.1 系统供电.................. ... .................. ........................... ..................................................16 4.2独立I/O口配置....................................................... .............. ...................................17 4.3 LED指示灯............................ .............. .......................... . ............................................17 4.4无源蜂鸣器......................... ...... ........................... ......... ..........................................18 4.5矩阵键

盘.. ...................... ........................... ................ .. ........................... .................18 4.6数码管外部电路......................... ......... ........................... ...... ........................................19 5编程下载与调试..................................... ........................... .... ............................................19 心得体会............................ ...................... .................. ......... .. (20)

参考文献...................................................... ............... .. (21)

致谢............................................................. ........ (21)

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摘要

随着计算机性价比的提高及可编程逻辑器件的出现,对传统的数字电子系统设计方法进行了解放性的革命,现代电子系统设计方法是设计师自己设计芯片来实现电子系统的功能,将传统的固件选用及电路板设计工作放在芯片设计中进行。从20世纪90 年代初开始,电子产品设计系统日趋数字化、复杂化和大规模集成化,各种电子系统的设计软件应运而生。

在这些专业化软件中,电子设计自动化EDA(Electronic Design Automation) 具有一定的代表性,EDA 技术是一种基于芯片的现代电子系统设计方法。它的优势主要集中在能用HDL 语言进行输入、进行PLD(可编程器件)的设计与仿真等系统设计自动化上;20 世纪90 年末,可编程器件又出现了模拟可编程器件,由于技术、可操作性及性价比的影响,今后EDA 技术会向模拟可编程器件的设计与仿真并占据市场的一定份额。方向发展,

复杂可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA)是近年来迅速发展的大规模可编程专用集成电路(ASIC) ,在数字系统设计和控制电路中越来越受到重视。集成电路技术和计算机技术的蓬勃发展,让电子产品设计有了更好的应用市场,实现方法也有了更多的选择。传统电子产品设计方案是一种基于电路板的设计方法,该方法需要选用大量的固定功能器件,然后通过这些器件的配合设计从而模拟电子产品的功能,其工作集中在器件的选用及电路板的设计上。

数字电子钟是一种具有自动显示时间，整点报时功能的电子钟，利用EDA技术，对其编程实现是电子设计自动化的充分体现。本次即是利用VHDL语言，在MAX PLUS II中编程实现一个电子钟，进行功能仿真，并且在FPGA的芯片上下载实现。

设计中构造了秒模块、分模块、小时模块、八进制模块、扫描显示模块、译码显示模块以及整点报时模块等七个模块，对电子钟进行模块化设计。在顶层文件里对各个模块进行例化，锁定管脚后下载到FPGA上实现。

关键词:电子设计自动化 FPGA 电子钟模块化---

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1 电子钟总体设计方案

1.1 设计要求

设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时。具体要求如下:

，计时状态;AB=01为模式1，手动校时状态; A、B:模式选择，AB=00为模式0 Turn:turn=0时，在手动校对时，选择调整分钟部分;turn=1时，在手动校对时，选择调整小时部分。

Change:在手动校时设置模式下，每按一次，计数器加1。

Reset:reset=0时，整个系统复位;

reset=1时，系统计时或其它特殊功能操作。

状态显示信号(发光管):

LD_h:指示当前调整的是小时信号;

LD_m:指示当前调整的是分钟信号。

利用发光二极管进行整点报时。

扩展要求

1. 增加小时、分钟、秒的键盘直接修改功能;

2. 设计闹钟功能，最多支持5个闹钟，可分别查看和修改闹钟时间，可分别

设置闹钟开关。

3. 增加万年历功能。

1.2 设计方案

本设计用FPGAFPGA来实现，经分析设计要求，整个设计由7大模块构成，即:秒模块、分模块、小时模块、译码显示电路模块、扫描显示模块、八进制模块和整点报时模块。

1.3 各模块的功能

秒模块与分模块是一个六十进制的循环计数器，由时钟脉冲控制计数，每到六十就产生进位。小时模块是一个二十四进制循环计数器，由时钟脉冲控制计数，不产生进位。这三个模块都具有异步复位与同步使能的功能，秒模块的时钟由系统给定，分模块由秒模块的进位产生，小时模块由分模块的进位产生。八进制模块是一个循环八进制计数模块，计数脉冲由系统给定，输出控制扫描显- 3 -

示脉冲和38译码器。

扫描显示模块用来选择秒模块、分模块、小时模块中产生的信号中何种输出到数码管，由一个计数脉冲控制。

译码显示电路模块将输入的信号对应到数码管显示数字。

整点报时模块到整点时利用发光二极管进行整点报时。

1.4 电子钟的组成框图

2 各单元模块化设计与仿真

2.1 秒模块的设计

秒模块是输入信号为1HZ而输出是两个四位数组以及一个进位，设计思路是个六十进制的计数器。其设计原理如下:

由复位键RST控制异步复位，‘0’表示复位，‘1’表示正常计数;EN键作为使能端，‘1’表示正常计数，‘0’表示暂停;输入信号1HZ由系统给定;六十进- 4 -

制是利用两个计数器(秒个位为十进制，秒十位为六进制)，每到六十产生进位输出到分模块，并将秒个位与秒十位输出。

秒模块的源程序如下:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MIAO IS

PORT(RST,EN,CLK:IN STD_LOGIC;

SEC1,SEC0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO:OUT STD_LOGIC);

END MIAO;

ARCHITECTURE MIAOA OF MIAO IS

BEGIN

PROCESS(CLK,RST)

VARIABLE CNT1,CNT0:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

IF RST='0' THEN

CNT1:="0000";

CNT0:="0000";

ELSIF CLK 'EVENT AND CLK='1' THEN

IF EN='1'THEN

if CNT0="1001"and CNT1="0101"then

CO<='1' ;

else

CO<='0' ;

end if;

IF CNT0="1001"THEN

CNT0:="0000";

IF CNT1="0101"THEN

CNT1:="0000";

- 5 -

ELSE

CNT1:=CNT1+1;

END IF;

else

CNT0:=CNT0+1;

END IF;

END IF;

END IF;

SEC1<=CNT1;

SEC0<=CNT0;

END PROCESS;

END MIAOA;

秒模块的仿真时序图如下(图3-1):

图3-1

2.2 分模块的设计

分模块与秒模块的设计完全一样，只需要将实体名改为MINA。不将赘述。

2.3 小时模块的设计

小时模块的设计有点区别，就是计数长度为二十四，而不是六十，并且不产生进位输出。其它的完全一样。

小时模块的源程序如下:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;

- 6 -

ENTITY Xiaoshi IS

PORT(RST,EN,CLK:IN STD_LOGIC;

H1,H0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END Xiaoshi;

ARCHITECTURE XiaoshiA OF Xiaoshi IS

BEGIN

PROCESS(CLK,RST)

VARIABLE CNT1,CNT0:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

IF RST='0' THEN

CNT1:="0000";

CNT0:="0000";

ELSIF CLK 'EVENT AND CLK='1' THEN

IF EN='1'THEN

IF CNT0="0011"AND CNT1="0010"THEN

CNT0:="0000";

CNT1:="0000";

ELSIF CNT0<"1001"THEN

CNT0:=CNT0+1;

ELSE

CNT0:="0000";

CNT1:=CNT1+1;

END IF;

END IF;

END IF;

H1<=CNT1;

H0<=CNT0;

END PROCESS;

END XiaoshiA;

小时模块的仿真时序图如下(图3-2)

- 7 -

图3-2

2.4 八进制模块的设计

八进制模块就是一个八进制循环计数器，由系统给定的时钟作为计数脉冲，为KHZ级别以上的，输出一个三位数组。

源程序如下:

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity JISHU is

port(clk1 : in std_logic;

ji: out std_logic_vector(2 downto 0)); end JISHU;

architecture beha of JISHU is

signal cnt: std_logic_vector(2 downto 0); begin

process(clk1)

begin

if clk1' event and clk1 = '1' then

if cnt = "111" then

cnt <= "000";

else

cnt <= cnt + 1;

end if;

end if;

- 8 -

end process;

ji<=cnt;

end beha;

八进制模块的仿真时序图如下(图3-3)

图3-3

2.5 译码显示电路模块的设计

输入为一个三位数组，对数组进行译码，对应到七段数码管的显示端。源程序如下:

library ieee;

use ieee.std_logic_1164.all; entity YIMA is

port(d:in std_logic_vector(3 downto 0);

q: out std_logic_vector(6 downto 0));

end YIMA;

architecture YIMAA of YIMA is

begin

process(d)

begin

case d is

when "0000" =>q<="0111111";

when "0001" =>q<="0000110";

when "0010" =>q<="1011011";

when "0011" =>q<="1001111";

when "0100" =>q<="1100110";

when "0101" =>q<="1101101";

when "0110" =>q<="1111101";

when "0111" =>q<="0100111";

when "1000" =>q<="1111111";

- 9 -

when "1001" =>q<="1101111";

when others =>q<="0000000";

end case;

end process;

end YIMAA;

译码显示电路模块的仿真时序图如下(图3-4)

图3-4

2.6 扫描显示模块的设计

利用一个八进制的循环计数，对输入的秒个位、秒十位、分个位、分十位、时个位、时十位进行选择输出。

源程序如下:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY BBB IS

PORT(SEC1,SEC0,MIN1,MIN0,H1,H0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0);

Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END BBB;

ARCHITECTURE BBBA OF BBB IS

BEGIN

PROCESS(SEL)

BEGIN

CASE SEL IS

WHEN"000"=>Q<=SEC0;

WHEN"001"=>Q<=SEC1;

WHEN"011"=>Q<=MIN0;

WHEN"100"=>Q<=MIN1;

- 10 -

WHEN"110"=>Q<=H0;

WHEN"111"=>Q<=H1;

WHEN OTHERS=>Q<="1111";

END CASE;

END PROCESS;

END BBBA;

扫描显示模块的仿真时序图如下(图3-5)

图3-5

2.7 整点报时模块的设计

设计原理:输入为秒个位、秒十位、分个位、分十位、时个位、时十位，输出为一个四位数组，控制二极管。当时间为59分59秒或00分00秒或00分01秒时发光二极管灯亮，并且能利用发光二极管的亮灯个数确定时间。源程序如下: LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY baoshi IS

port(hh1,hh0,mm1,mm0,ss1,ss0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

led_led:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

end ENTITY baoshi;

ARCHITECTURE baoshiA OF baoshi IS

begin

process(hh1,hh0)

- 11 -

begin

if hh1="0000" then

if hh0<"1010" then

if mm1="0101"and mm0="1001"and ss1="0101"and ss0="1001"then led_led<=hh0+1;

elsif(mm1="0000"and mm0="0000"and ss1="0000"and

ss0="0000")or(mm1="0000"and mm0="0000"and ss1="0000"and

ss0="0001") then

led_led<=hh0;

else

led_led<="0000";

end if;

end if;

end if;

end process;

end ARCHITECTURE baoshiA; 报时模块的仿真时序图如下(图3-6)

图3-6

3 顶层设计

3.1 电子钟的逻辑原理图

- 12 -

3.2 主程序的设计

IBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY shuzizhong IS

PORT(A,B,change,turn:IN STD_LOGIC;

RESET,EN0,CLK0,CLK01:IN STD_LOGIC;

LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

ledhh,ledmm:OUT STD_LOGIC;

sell:out STD_LOGIC_VECTOR(2 DOWNTO 0);

segd:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END shuzizhong; ARCHITECTURE shuzizhongA OF shuzizhong IS COMPONENT MIAO IS -------生成秒模块

PORT(RST,EN,CLK:IN STD_LOGIC;

SEC1,SEC0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

CO:OUT STD_LOGIC);

END COMPONENT MIAO;

COMPONENT MINA IS ----生成分模块

PORT(RST,EN,CLK:IN STD_LOGIC;

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MIN1,MIN0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

CO:OUT STD_LOGIC);

END COMPONENT MINA;

COMPONENT Xiaoshi IS --------生成时模块

PORT(RST,EN,CLK:IN STD_LOGIC;

H1,H0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END COMPONENT Xiaoshi;

COMPONENT YIMA IS ---------生成译码显示模块

port(d:in std_logic_vector(3 downto 0);

q: out std_logic_vector(6 downto 0));

end COMPONENT YIMA;

COMPONENT BBB IS ---------生成扫描显示模块

PORT(SEC1,SEC0,MIN1,MIN0,H1,H0:IN STD_LOGIC_VECTOR(3 DOWNTO 0); SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0);

Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END COMPONENT BBB ;

COMPONENT JISHU IS ----------生成八进制模块

port(clk1 : in std_logic;

ji: out std_logic_vector(2 downto 0));

END COMPONENT JISHU ;

COMPONENT baoshi IS ---------生成报时模块

port(hh1,hh0,mm1,mm0,ss1,ss0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

led_led:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END COMPONENT baoshi ;

SIGNAL SE1,SE0,MI0,MI1,H00,H01,CC: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL C1,C2,C3,C4: STD_LOGIC;

SIGNAL yi:std_logic_vector(2 downto 0);

BEGIN

U1:MIAO PORT

- 14 -

MAP(RST=>RESET,EN=>EN0,CLK=>CLK0,SEC0=>SE0,SEC1=>SE1,CO=>C1);

U2:MINA PORT

MAP(RST=>RESET,EN=>EN0,CLK=>C2,MIN0=>MI0,MIN1=>MI1,CO=>C3);

U3:Xiaoshi PORT MAP(RST=>RESET,EN=>EN0,CLK=>C4,H0=>H00,H1=>H01); U4:BBB PORT

MAP(SEC1=>SE1,SEC0=>SE0,MIN1=>MI1,MIN0=>MI0,H1=>H01,H0=>H00,SEL=> yi,Q=>CC);

U5:YIMA PORT MAP(d=>CC,q=>segd);

U6:JISHU PORT MAP(clk1=>CLK01,ji=>yi);

U7:baoshi PORT

MAP(hh1=>H01,hh0=>H00,mm1=>MI1,mm0=>MI0,ss1=>SE1,ss0=>SE0,led_led =>LED);

sell<=yi;

process(A,B)

BEGIN

IF A='0'AND B='0'then

C2<=C1;

C4<=C3;

ledmm<='0';

ledhh<='0';

end if;

if A='0'AND B='1'then

if turn='0'then

C2<=change;

ledmm<='1';

ledhh<='0';

elsif turn='1'then

C4<=change;

ledhh<='1';

ledmm<='0';

- 15 -

end if;

end if;

end process;

END shuzizhongA;

3.3电子钟的引脚锁定

LED数码显示:segd0---144; segd1---8; segd2---9; segd3---10; segd4---12

Segd5---13; segd6---17;

开关:A---32;B---33;EN0---36;RST---37;TURN---38; 按键:CHANGE---28;