第4章 Verilog HDL的描述方式
EDA技术与Verilog_HDL(潘松)第四章课后习题答案
图4-27
1位全减器
习
题
x为被减数， y为减数， sub_in为 低位的借 位， diff r为差，su b_out为向 高位的借 位。
x 0 0 0 y 0 0 1 sub_in diffr sub_out 0 1 0 0 1 1 0 1 1
//一个二进制半减器设计进行了阐述
module h_suber(x,y,diff,s_out); input x,y; output diff, s_out; assign diff=x^y; assign s_out=(~x)&y; endmodule
reg [2:0]A ;
wire[7:0]Y ; reg G1 ,G2 ,G3;
decoder3_8 DUT ( G1 ,Y ,G2 ,A ,G3 );
initialቤተ መጻሕፍቲ ባይዱbegin $monitor($time,"A=%d,G1=%b,G2=%b, G3=%b,Y= %d\n",A, G1, G2, G3, Y); end
习
题
4-3 阻塞赋值和非阻塞赋值有何区别？ 答：Verilog中，用普通等号“=”作为阻塞式赋值语句的赋值符号，如y=b。 Verilog中，用普通等号“<=”作为非阻塞式赋值语句的赋值符号，如y<=b。 阻塞式赋值的特点是，一旦执行完当前的赋值语句，赋值目标变量y即刻 获得来自等号右侧表达式的计算值。如果在一个块语句中含有多条阻塞式赋值 语句，则当执行到其中某条赋值语句时，其他语句将禁止执行，即如同被阻塞 了一样。 非阻塞式赋值的特点是必须在块语句执行结束时才整体完成赋值操作。非 阻塞的含义可以理解为在执行当前语句时，对于块中的其他语句的执行情况一 律不加限制，不加阻塞。这也可以理解为，在begin_end块中的所有赋值语句都 可以并行运行。
verilog的三种描述方式
Verilog的三种描述方式Verilog是一种硬件描述语言（HDL），用于描述数字电路和系统。
它是一种高级语言，允许工程师以更高层次的抽象来描述电路，从而简化了电路设计和验证过程。
Verilog有三种主要的描述方式，分别是结构描述、行为描述和数据流描述。
本文将详细介绍这三种描述方式，并分析它们的特点和适用场景。
1. 结构描述结构描述是Verilog的一种描述方式，它通过层次结构和模块之间的连接关系来描述电路。
在结构描述中，我们可以使用模块、端口、电路连接和实例化等概念来描述电路的组成和连接方式。
结构描述类似于画出电路图，只需要关注电路的结构和连接关系，而不需要考虑电路的具体功能。
结构描述的语法如下所示：module ModuleName (input wire A, input wire B, output wire C);// 输入端口定义// 输出端口定义// 内部信号定义// 子模块实例化// 逻辑实现endmodule结构描述的特点是清晰明了，易于理解和调试。
通过模块化的设计和层次结构，可以方便地对电路进行分析和调试。
结构描述适用于需要详细描述电路结构和连接关系的场景，比如设计一个复杂的处理器或系统。
2. 行为描述行为描述是Verilog的另一种描述方式，它通过描述电路的功能和行为来实现对电路的描述。
行为描述使用类似于编程语言的语法，可以使用条件语句、循环语句和顺序语句等来描述电路的行为。
在行为描述中，我们可以直接使用Verilog的语法来描述电路的逻辑功能，而不需要关注电路的结构和连接关系。
行为描述的语法如下所示：module ModuleName (input wire A, input wire B, output wire C);// 输入端口定义// 输出端口定义// 内部信号定义// 逻辑实现always @ (A or B) begin// 行为描述endendmodule行为描述的特点是灵活性高，可以方便地实现复杂的逻辑功能。
第04讲 Verilog-HDL语法——第2部分 语法要点
` timescale
`timescale 说明延时单位及延时精度
格式：`timescale <time_unit> / <time_precision> 如：`timescale 1 ns / 100 ps
`timescale必须在模块之前出现 `timescale 1 ns / 100 ps // All time units are in multiples of 1 nanosecond module MUX2_1 (out, a, b, sel); output out; input a, b, sel; wire sel_;
12 'H83a 8'b1100_ 0001 64'hff01 9'O17 32'bz01x 3’b1010_ 1101 6.3 32e- 4 4.1E3 unsized decimal (zero-extended to 32 bits) unsized hexadecimal (zero- extended to 32 bits) 8-bit binary 64-bit hexadecimal (zero- extended to 64 bits) 9-bit octal Z-extended to 32 bits 3-bit number, truncated to 3’b101 decimal notation scientific notation for 0.0032 scientific notation for 4100
hex
oct
dec
bin
ACSII
string
time
strength module
转义符
\t \n \\ \” %% \<1-3 digit octal number>
Verilog HDL
Verilog HDL基本程序结构用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型，也称为模块，是Verilog 的基本描述单位。
模块描述某个设计的功能或结构以及与其他模块通信的外部接口，一般来说一个文件就是一个模块，但并不绝对如此。
模块是并行运行的，通常需要一个高层模块通过调用其他模块的实例来定义一个封闭的系统，包括测试数据和硬件描述。
一个模块的基本架构如下：module module_name (port_list)//声明各种变量、信号reg //寄存器wire//线网parameter//参数input//输入信号output/输出信号inout//输入输出信号function//函数task//任务……//程序代码initial assignmentalways assignmentmodule assignmentgate assignmentUDP assignmentcontinous assignmentendmodule说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。
语句用于定义设计的功能和结构。
说明部分可以分散于模块的任何地方，但是变量、寄存器、线网和参数等的说明必须在使用前出现。
一般的模块结构如下：module <模块名> (<端口列表>)<定义><模块条目>endmodule其中，<定义>用来指定数据对象为寄存器型、存储器型、线型以及过程块。
<模块条目>可以是initial结构、always结构、连续赋值或模块实例。
下面给出一个简单的Verilog模块，实现了一个二选一选择器。
例2-1 二选一选择器（见图2-1）的Verilog实现图2-1 例2-1所示的二选一电路module muxtwo(out, a, b, s1);input a, b, s1;output out;reg out;always @ (s1 or a or b)if (!s1) out = a;else out = b;endmodule模块的名字是muxtwo，模块有４个端口：三个输入端口a、b和s1，一个输出端口out。
硬件描述语言 Verilog HDL
`include指令
变量声明（wire,reg及其它类型） 数据流语句（assign） 低层模块的实例 过程块always和initial（包含所有的行为语句） 任务（task）和函数（function）
endmodule; 模块结束语句
16
4.3.3 模块和端口
17
4.3.3 模块和端口
3．$stop任务和$finish任务
۞ $stop任务使得仿真被挂起（例：暂停仿真以检查 信号值 ）
۞ $finish任务将结束仿真，并退出仿真环境
21
4.3.3 系统任务和系统函数
常用的几个系统任务和系统函数：
4．时间函数：$time ，$stime ，$realtime 5．$random函数
32
4.4.2 数据类型
2．变量（Variable）类型 （reg、integer、time、real、realtime） 数据存储单元的抽象，下一次赋值前，变量的值保持不变 （1）寄存器（reg）变量类型
۞ 对应具有状态保持作用的硬件电路，如触发器、锁存器等
۞ 声明形式：reg [msb:lsb] reg1,reg2,...regN;
3
4.1 HDL简介
4.1.1 关于HDL（硬件描述语言）
使用HDL ۞用一种高级语言来表达大规模集成电路的功能，隐藏
其具体实现的细节，对数字电路和数字逻辑系统能够 进行形式化的描述。 ۞提高逻辑设计效率，降低设计成本，缩短设计周期。 ۞多方位的仿真可以在设计完成之前检测到其错误，减 少设计重复的次数，使第一次投片便能成功实现芯片 成为可能。 ۞使检测各种设计方案变得容易和方便，对方案的修改 只需要修改HDL程序，比修改原理图容易得多。
verilog的三种描述方式
verilog的三种描述方式（最新版）目录1.引言2.Verilog 描述方式概述1.结构描述2.数据流描述3.行为描述4.混合描述3.结构描述1.门级结构描述2.模块级结构描述4.数据流描述1.逻辑关系2.持续赋值语句5.行为描述1.寄存器传输级描述2.状态机描述6.混合描述7.结论正文一、引言Verilog 是一种硬件描述语言，广泛应用于数字电路和模拟混合信号电路的设计验证。
在 Verilog 中，有多种描述方式可以实现逻辑功能，包括结构描述、数据流描述、行为描述和混合描述。
本文将对这些描述方式进行详细介绍。
二、Verilog 描述方式概述1.结构描述：通过调用逻辑原件，描述它们之间的连接来建立逻辑电路的 Verilog 模型。
这里的逻辑元件包括内置逻辑门、自主研发的已有模块、商业 IP 模块。
结构描述分为门级结构描述和模块级结构描述。
2.数据流描述：根据信号之间的逻辑关系，采用持续赋值语句描述逻辑电路的行为。
数据流描述关注信号的传输和处理过程，适用于组合逻辑电路的设计。
3.行为描述：通过描述电路的输入输出行为，以及电路内部状态的变化，来实现逻辑功能的描述。
行为描述主要包括寄存器传输级描述和状态机描述。
4.混合描述：结合结构描述、数据流描述和行为描述，实现对逻辑功能的全面描述。
混合描述可以充分利用 Verilog 的各种特性，提高描述的准确性和效率。
三、结构描述1.门级结构描述：通过实例化内置逻辑门或使用自定义模块，构建逻辑电路的结构。
例如，可以使用与门、或门、非门等逻辑门实现组合逻辑电路。
2.模块级结构描述：将具有一定功能的模块进行组合，形成复杂的逻辑电路。
模块可以是自主研发的已有模块，也可以是商业 IP 模块。
四、数据流描述1.逻辑关系：根据信号之间的逻辑关系，使用持续赋值语句进行描述。
例如，对于一个与非门，可以使用`assign #5 neg(a);`语句描述其输出信号与输入信号 a 的逻辑关系。
VerilogHDL语言（PDF）
Verilog 讲义（二）1）续Verilog 基础2）Verilog 形为描述3.4 运算符九类运算符分类包含运算符算术运算符+ - * / %位运算符~ & | ^ ^~or~^缩位运算符& ~& | ~| ^ ^~or~^逻辑运算符! && ||关系运算符> < <= >=相等与全等运算符== != === !==逻辑移位运算符 <<>> 连接运算符 {}: 条件运算符 ?根据操作数的不同，又可分为三类：1）单目运算符只有一个操作数，且运算符位于操作数的左边如：~clk &a ~& 缩位运算符wire [7:0] aparity=^a (奇校验)2）双目运算符a+b a%b {a,b,c}3）三目运算符out=(sel)?a:b;运算符的优先级参：P443.4.1 算术运算符1）减法亦可用作单目运算符，取补运算2）除法运算符：整型类数据小数部分被截去： integer a=7/2=33）% 取余运算 7%2=13.4.2 位运算符1）~a 按位取反2）a&b 按位相与若a,b 位数不同，短的高位补0，（x者补x）3）^ ^~ 双目3.4.3 缩位运算符单目运算符，按位进行逻辑运算，结果产生一位的逻辑值。
A=4’b1001&a ~&a |a ~|a ^a ~^a0 1 1 0 1 0 3.4.3 逻辑运算符a&&b结果为一位的逻辑值若操作数为多位，只要有一位为1，整个操作数看作逻辑1；若有不定态，结果亦为不定态。
3.4.5关系运算符结果为一位的逻辑值。
3.4.6 相等与全等运算符结果为一位逻辑值相等：比较每一位，所有相等，关系满足，若有不定态或高阻态，不定态结果。
全等：与相等比较过程相同，亦将不定态及高阻态作为逻辑状态比较。
3.4.7 逻辑移位运算符<< >> 以0补位。
《verilog_数字系统设计课程》(第二版)思考题答案
绪论1.什么是信号处理电路？它通常由哪两大部分组成？信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。
它通常有高速数据通道接口和高速算法电路两大部分组成。
2.为什么要设计专用的信号处理电路？因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。
通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐条取出指令分析指令和执行指令，直到程序的结束。
微处理器芯片中的内部总线和运算部件也是为通用目的而设计，即使是专为信号处理而设计的通用微处理器，因为它的通用性也不可能为某一特殊的算法来设计一系列的专用的运算电路而且其内部总线的宽度也不能随便的改变，只有通过改变程序，才能实现这个特殊的算法，因而其算法速度也受到限制所以要设计专用的信号处理电路。
3.什么是实时处理系统？实时处理系统是具有实时响应的处理系统。
4.为什么要用硬件描述语言来设计复杂的算法逻辑电路？因为现代复杂数字逻辑系统的设计都是借助于EDA工具完成的，无论电路系统的仿真和综合都需要掌握硬件描述语言。
5.能不能完全用C语言来代替硬件描述语言进行算法逻辑电路的设计？不能，因为基础算法的描述和验证通常用C语言来做。
如果要设计一个专用的电路来进行这种对速度有要求的实时数据处理，除了以上C语言外，还须编写硬件描述语言程序进行仿真以便从电路结构上保证算法能在规定的时间内完成，并能通过与前端和后端的设备接口正确无误地交换数据。
6.为什么在算法逻辑电路的设计中需要用C语言和硬件描述语言配合使用来提高设计效率？首先C语言很灵活，查错功能强，还可以通过PLI编写自己的系统任务，并直接与硬件仿真器结合使用。
C语言是目前世界上应用最为广泛的一种编程语言，因而C程序的设计环境比Verilog HDL更完整，此外，C语言有可靠地编译环境，语法完备，缺陷缺少，应用于许多的领域。
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notif0 数 据 输 入
0 1 X Z
控制信号
0
1 0 X X
1
Z Z Z Z
X
Z
notif1 数 据 输 入
0 1 X Z
控制信号
0
Z Z Z Z
1
1 0 X X
X
Z
1/z 1/z 0/z 0/z X X x x
1/z 1/z 0/z 0/z X X x x
门级结构建模例题
clear nd1 clock b d nd6 f nd8 qb a nd3 c nd5
1.3 多输出门
多输出门有: buf not 这些门都只有单个输入，一个或多个输出。 多输出门的实例语句的基本语法如:
multi_output_gate_type [instance_name] (Out1, Out2, ... OutN, InputA );
output 1 output 2 output N
rnmos、rpmos、驱动强度
rnmos和 rpmos在输入引线和输出引线之间存在高阻抗(电阻)。因 此当数据从输入传输至输出时，对于rpmos和rnmos，存在数据信 号强度衰减。 值1强度supply1 > strong1 > pull1> weak1> highz1 值0强度supply0 > strong0 > pull0> weak0> highz0
由一些Verilog原型
列出结构化的元件
并按网表连接
1.1 内置的基本门
Verilog HDL为门级电路建模的能力提供下列 内置基本门：
多输入门：and, nand, or, nor, xor, xnor 多输出门：buf, not 三态门： bufif0, bufif1, notif0, notif1 上拉、下拉电阻：pullup, pulldown MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1
clear nd1 clock b d nd6 f nd8 qb a nd3 c nd5
e nd7
q
data
iv1
nd2
nd4
iv2
nclock
课堂练习
用verilog的内置基本门结构建模以下电路
参考答案
module Parity_9_Bit(D,Even, Odd); input [0:8] D; output Even, Odd; xor XE0(E0,D[0],D[1]), XE1(E1,D[2],D[3]), XE2(E2,D[4],D[5]), XE3(E3,D[6],D[7]), XF0(F0,E0,E1), XF1(F1,E2,E3), XH0(H0,F0,F1), XEVEN(Even,D[8], H0); not XODD(Odd,Even); endmodule
上节回顾
块语句
语句块提供将两条或更多条语句组合成语法结构上相当 于一条语句的机制。在Verilog HDL中有两类语句块，即：
顺序语句块(begin . . . end)：语句块中的语句按给定次序顺序执 行。 并行语句块(fork . . . join)：语句块中的语句并行执行。
语句块的标识符是可选的，如果有标识符，寄存器变量 可在语句块内部声明。带标识符的语句块可被引用
1.2 多输入门
内置的多输入门包括: and nand nor or xor xnor 这些逻辑门只有单个输出， 1个或多个输入。门实例语句 的语法如: 第一个端口是输出，其它端口是输入
input 1 input 2
input N
multi_input_gate_type [instance_name] (OutputA, Input1, Input2, ..., Input N);
input A ControlC
三态门
outputA
三态门的真值表
bufif0 数 据 输 入
0
控制信号
0 0 1 Z X 0/z Z 0/z
bufif1 数 据 输 入
0
控制信号
0 Z 1 0 X Z 0/z 0/z
1
X Z
1
X X
Z
Z Z
1/z
X X
1/z
x x
1
X Z
Z
Z Z
1
X X
1/z 1/z
编译预处理
Verilog-HDL语言中有几种特殊命令，编译系统先对这些特殊命令进行 “预处理”，然后将预处理的结果和源程序一起进行通常的编译处理。
这些预处理命令：
以重音符号ˋ开头
行末尾不加分号
常用预处理命令：
`include/`define, `undef/ `timescale/`ifdef, `else, `endif/ `default_nettype`resetall/ `unconnected_drive, `nounconnected_drive `celldefine, `endcelldefine
Z X
0 X X or 0 1 X Z 0 0 1 X X 1 1 1 1 1 X X 1 X X Z X 1 X X
多输入门的真值表(三)
xnor 0
1 X Z
0 1
0 X X
1 0
1 X X
X X
X X X
Z X
X X X xor 0 1 X Z 0 0 1 X X 1 1 0 X X X X X X X Z X X X X
1.6 门的延时
可以使用门时延定义门从任何输入到其输出的信号传 输时延。门时延可以在门自身实例语句中定义。带有 时延定义的门实例语句的语法如下： gate_type [delay] [instance_name] (terminal_list) ; 时延规定了门时延，即从门的任意输入到输出的传输 时延。当没有强调门时延时，缺省的时延值为0。 门时延由三类时延值组成： 上升时延 下降时延 截止时延
1、门级结构描述
a b ci n1 sum n3 n2 co
module addbit (a, b, ci, sum, co); input a, b, ci; output sum, co; wire a, b, ci, sum, co, n1, n2, n3; xor (n1, a, b,); xor (sum, n1, ci); and (n2, a, b); and (n3, n1, ci); or (co, n2, n3); endmodule
e nd7
q
data
iv1
nd2
nd4
iv2
nclock
module flop(data,clock,clear,q,qb); input data,clock,clear; output q,qb;
nand #10 nd1(a,data,clock,clear), nd2(b,ndata,clock), nd4(d,c,b,clear), nd5(e,c,nclock), nd6(f,d,nclock), nd8(qb,q,f,clear); nand #9 nd3(c,a,d), nd7(q,e,qb); not#10 iv1(ndata,data), iv2(nclock,clock); endmodule
门级结构e [instance_name] (term1, term2, ..., termN) ; 注意，instance_name是可选的； gate_type为前面列出的某 种门类型。各term用于表示与门的输入/输出端口相连的线 网或寄存器. 同一门类型的多个实例能够在一个结构形式中定义 gate_type [instance_name1] (term1, term2, ..., termN) ， [instance_name2] (term1, term2, ..., termN) ， [instance_name3] (term1, term2, ..., termN)， [instance_name4] (term1, term2, ..., termN) ;
多输入门的真值表(一)
nand 0
1 X Z
0 1
1 1 1
1 1
0 X X
X 1
X X X
Z 1
X X X and 0 1 X Z 0 0 0 0 0 1 0 1 X X X 0 X X X Z 0 X X X
多输入门的真值表(二)
nor 0
1 X Z
0 1
0 X X
1 0
0 0 0
X X
0 X X
上拉、下拉电阻
pullup, pulldown，这类门设备没有输入只有输出。 上拉电阻将输出置为1。下拉电阻将输出置为0。 门实例的端口表只包含1个输出。例如： pullup PUP (SCL) ; 此上拉电阻实例名为PUP，输出Pwr置为高电平1。
MOS开关
这类门用来为单向开关建模。即数据从输入流向输出，并且可以通过设 置合适的控制输入关闭数据流。 pmos ( p类型MOS管)、nmos ( n类型MOS管)，rnmos ( r代表电阻)和rpmos 开关有一个输出、一个输入和一个控制输入，例如： rnmos RN1 (ControlBit, ReadyBit, Hold) ; cmos (mos互补)和rcmos (cmos的高阻态版本)开关有一个数据输出，一个 数据输入和两个控制输入。例如： (r)cmos [instance _name] (OutputA, InputB, NControl, PControl);