verilog语言-设计一个交通灯信号控制电路
基于verilog的交通灯设计(状态机)
实验课题:基于verilog的交通灯设计(状态机)一、Verilog程序（主程序+激励）1）主程序/*顶层模块*/module traffic_light(clk,rst,out);input clk,rst;output [5:0]out;wire [4:0] x;delay D(.clk(clk),.rst(rst),.cnt(x));state S(.in(x),.rst(rst),.clk(clk),.out(out));endmodule/*延时模块*/module delay(clk,rst,cnt);input clk,rst;output[4:0]cnt;reg[4:0]cnt;always@(posedge clk)beginif(!rst)cnt<=0;else if(cnt<29)cnt<=cnt+1;else cnt<=0;endendmodule/*状态机模块*/module state(clk,in,rst,out);input clk,rst;input[4:0]in;output [5:0]out;reg [5:0]out;reg[3:0]state;parameter r1_g2or1_2_y=6'b100010,r1_y2og1_r2=6'b001100,g1_r2oy1_r2=6'b010100, y1_r2or1_g2=6'b100001,A='b0001,B='b0010,C='b0100,D='b1000;always@(posedge clk)beginif(!rst)beginstate<=A;out<= y1_r2or1_g2;endelsebegincase(state)A: beginif(in<25)state<=A;elsebeginstate<=B;out<=r1_g2or1_2_y;endendB: beginif(in>24)state<=B;elsebeginstate<=C;out<=r1_y2og1_r2;endendC: beginif(in<25)state<=C;elsebeginstate<=D;out<=g1_r2oy1_r2;endendD: beginif(in>24)state<=D;elsebeginstate<=A;out<=y1_r2or1_g2;endendendcaseendendendmodule2）激励module test;reg clk,rst;wire [5:0]out;traffic_light test(clk,rst,out);initialbeginclk='b1;forever #5 clk=~clk;endinitialbeginrst='b0;#10 rst='b1;#500 rst='b0;#10 rst='b1;endendmodule二、实验波形图截图三、波形分析输出out[5:0]分别对应：out[5]：主干道红灯out[4]：主干道黄灯out[3]：主干道绿灯out[2]：支干道红灯out[1]：支干道黄灯out[0]：支干道绿灯初始状态为：主干道红灯亮，支干道绿灯亮。
verilog交通灯设计(FPGA)
本控制系统控制交通灯按红灯，黄灯，绿灯，黄灯的顺序循环点亮，点亮时间分别是5s、2s、5s、2s。
时间数值通过数码管进行倒计时显示。
程序清单错误！文档中没有指定样式的文字。
.1 程序基本信息/************************************文件信息************************************** ** 文件名称：traffic_shuma_led.v** 功能描述：程序分为分频模块、状态机模块和段码输出模块，通过三个模块控制交通** 按红灯，黄灯，绿灯，黄灯的顺序循环点亮，点亮时间分别是5s、2s、5s、** 2s。
时间数值通过数码管进行倒计时显示。
********************************************************************************/程序清单错误！文档中没有指定样式的文字。
.2 引脚及变量定义/************************************引脚及变量定义****************************** module traffic_shuma_led(clk,rst_n,red,green,yellow,data_out);input clk; // 系统时钟信号input rst_n; // 复位信号output red; // 红灯控制信号output green; // 绿灯控制信号output yellow; // 黄灯控制信号output [7:0] data_out; // 数码管显示控制信号wire clk; // 系统时钟信号变量wire rst_n; // 复位信号变量reg red; // 红灯信号寄存器reg green; // 绿灯信号寄存器reg yellow; // 黄灯信号寄存器reg [27:0] count; // 分频计数寄存器reg [3:0] count1; // 状态机计数寄存器reg [3:0] count2; // 数码管计数寄存器reg [7:0] data_out; // 数码管显示寄存器reg [1:0] state; // 状态机寄存器reg clk_1hz; // 分频后频率寄存器parameter s1 = 0, // 状态机1s2 = 1, // 状态机2s3 = 2, // 状态机3s4 = 3; // 状态机4parameter on = 0, // 交通灯亮off = 1; // 交通灯灭/*********************************************************/// 模块名称：分频模块// 模块功能：将系统时钟信号clk分频得到1HZ的频率信号clk_1hz//****************************************************************************** always@(posedge clk or negedge rst_n)beginif(!rst_n) // 判断复位信号是否有效begincount <= 0; // 计数器清0endelsebeginif(count==28'd2*******) // 判断计数器是否计满beginclk_1hz <= 1; // 输出1Hz信号count <= 0; // 计数器清0endelsebeginclk_1hz <= 0; // 输出1Hz信号的低电平count <= count + 28'd1; // 计数器加1endendend//******************************************************************************* // 模块名称：状态机模块// 模块功能：通过时钟信号和复位信号对交通灯的状态进行控制//****************************************************************************** always@(posedge clk_1hz or negedge rst_n)beginif(!rst_n) // 判断复位信号是否有效beginstate <= s1; // 初始状态为S1count1 <= 0; // 计数器清0count2 <= 4'b0101; // 计数器置数endelsebegincase(state)s1: // 状态1begingreen <= off; // 绿灯不亮yellow <= off; // 黄灯不亮red <= on; // 红灯亮count1 <= count1 + 4'b1; // 计数器加1if (count1 == 4'b0101) // 计数器是否等于5begincount1 <= 0; // 计数器清0state <= s2; // 状态转移count2 <= 4'b0010; // 计数器置2endelsecount2 <= count2-1; // 计数器减1ends2: // 状态2beginred <= off; // 红灯不亮green <= off; // 绿灯不亮yellow <= on; // 黄灯不亮count1 <= count1 + 4'd1; // 计数器加1if(count1 == 4'b0010) // 判断计算器是否等于2begincount1 <= 0; // 计数器清0state <= s3; // 状态转移count2 <= 4'b0101; // 计数器置数endelsecount2 <= count2-1; // 计数器减1 ends3: // 状态3beginred <= off; // 红灯不亮green <= on; // 绿灯亮yellow <= off; // 黄灯不亮count1 <= count1 + 28'd1; // 计数器加1if(count1 == 4'b0101) // 计数器是否等于5begincount1 <= 0; // 计数器清0state <= s4; // 状态转移count2 <= 4'b0010; // 计数器置数endelsecount2 <= count2-1; // 计数器减1ends4: // 状态4beginred <= off; // 红灯不亮green <= off; // 绿灯不亮yellow <= on; // 黄灯亮count1 <= count1 + 4'd1; // 计数器加1if(count1 == 4'b0010) // 判断计数器是否等于2begincount1 <= 0; // 计数器清0state <= s1; // 状态转移count2 <= 4'b0101; // 计数器置数endelsecount2 <= count2-1; // 计数器减1endendcaseendend// 模块名称：数码显示模块// 模块功能：根据数码管计数器信号发送相应的断码信号是数码管显示倒计时//******************************************************************************* always@(*)case(count2)4'b0000:data_out = 8'b00111111; // 显示04'b0001:data_out = 8'b00000110; // 显示14'b0010:data_out = 8'b01011011; // 显示24'b0011: data_out = 8'b01001111; // 显示34'b0100: data_out = 8'b01100110; // 显示4 4'b0101:data_out = 8'b01101101; // 显示5 4'b0110: data_out = 8'b01111101; // 显示6 4'b0111: data_out = 8'b00000111; // 显示7 default: data_out = 8'b01111111; // 显示0 endcaseendmodule。
verilog课程设计-交通灯
课程论文论文题目基于DE2的交通灯设计完成时间课程名称 Verilog语言设计任课老师专业年级1.交通信号控制器设计要求与思路1.1设计背景FPGA是一种用户根据各自需要而自行构造逻辑功能的数字集成电路,其种类很多,内部结构也不同,但共同的特点是体积小、使用方便。
本文介绍了用VerilogHDL语言设计交通灯控制器的方法,并在QuartusII系统对FPGA芯片进行编译下载,由于生成的是集成化的数字电路,没有传统设计中的接线问题,所以故障率低、可靠性高,而且体积非常小。
本文通过EDA设计，利用VerilogHDL语言模拟仿真交通灯控制电路。
1.2设计要求根据交通灯控制器要实现的功能，考虑用两个并行执行的always语句来分别控制A方向和B方向的3盏灯。
这两个always语句使用同一个时钟信号，以进行同步，也就是说，两个进程的敏感信号是同一个。
每个always语句控制一个方向的3种灯按如下顺序点亮，并往复循环：绿灯----黄灯----红灯，每种灯亮的时间采用一个减法计数器进行计数，计数器用同步预置数法设计，这样只需改变预置数据，就能改变计数器的模，因此每个方向只要一个计数器进行预置数就可以。
为便于显示灯亮的时间，计数器的输出均采用BCD码，显示由4个数码管来完成，A方向和B方向各用两个数码管。
设定A方向红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s，B方向的红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s。
假如要改变这些时间，只需要改变计数器的预置数即可。
1.3设计思路两个方向各种灯亮的时间能够进行设置和修改，此外，假设B方向是主干道，车流量大，因此B方向通行的时间应该比A方向长。
交通灯控制器的状态转换表见下表。
表中，1表示灯亮，0表示灯不亮。
A方向和B方向的红黄绿分别用R1、Y1、G1、R2、Y2、G2来表示。
交通灯控制器状态转换表从状态表中可以看出，每个方向3盏灯依次按如下顺序点亮，并不断循环：绿灯----黄灯----红灯，并且每个方向红灯亮的时间应该与另一个方向绿灯、黄灯亮的时间相等。
交通信号灯控制器的verilog实现
H a r b i n I n s t i t u t e o f T e c h n o l o g yV e r i l o g实验报告(2)实验内容：交通信号灯控制器班级：姓名：学号：哈尔滨工业大学2015年6月一、功能描述本设计利用Verilog HDL 语言，对一个十字路口的交通信号灯进行控制，可控制4个路口的红、黄、绿、左转四盏信号灯,让其按特定的规律进行变化。
并通过ModelSim软件对系统进行了仿真。
仿真结果表明系统可自动实现十字路口红绿灯及左转弯信号灯的控制。
实现设计目标如下：（1）设计一个十字路口的交通灯控制电路，每条路配有红、黄、绿、左转四盏交通信号灯。
通过控制器对四个路口的四组交通灯的状态实现自动循环控制；（2）实现两主干道车辆交替运行，每次通行直行时间为30 秒；左转时间为10秒，右转不受信号灯控制。
（3）黄灯作为绿灯转为左转灯，左转灯转为红灯的过渡信号灯，过渡时间为5s。
（4）系统设有总复位开关,可在任意时间对系统进行复位。
二、设计方案1.设计思路我们对图1所示的十字路口进行设计，路口A和路口C的车辆同时行驶，路口B和路口D的车辆同时行驶，所以虽然要控制4组信号灯，但其实它们可以俩俩合并，这样大大简化了设计。
由于我们采用自动控制方式，两个方向的灯按照顺序依次交替循环显示，每种灯亮的时间结合实际生活合理设定。
系统设有复位开关,可在任意时间内对系统进行复位。
图1 十字路口示意图由以上分析可知，该系统可视为一个状态机，而且共有8种状态，如表1所示。
表1 交通灯状态示意表由上表我们还可以得到状态转换图，如图2所示：图2 状态转移示意图该状态机共有两个输入信号rstn和clk，rstn为复位信号，当该信号为低电平时，状态机处于S0，且状态不发生改变。
当rstn为高电平时，这8个状态依次按时间顺序发生变化，每个状态保持多长时间由clk信号控制。
三、关键代码1.我们通过宏定义来设置每个状态保持的时间，这样既增强了代码的可读性，又方便以后的更改。
Verilog实验报告交通灯
Verilog实验报告---第四次交通灯班级：集电0802班姓名：张鹏学号： 04086057序号： 16一、规范（1）具有开关功能：当reset=0时红绿灯关闭，使主支干道六个灯全灭；（2）具有四个功能：当reset=1且func=2’b00时，主干道和支路正常计数；且func=2’b01时，支干道一直绿灯，主干道一直红灯；且func=2’b10时，主干道一直绿灯，支干道一直红灯；且func=2’b11时，主干道和支干道一直黄灯闪；（3）计数器频率：运行频率2Hz计数器；（4）信号灯种类：红、黄、绿；（5）信号灯计执行时间关系：主干道：绿灯常亮+绿灯闪+黄灯=支干道：红灯常亮；此设计中：主干道：绿灯常亮=57s,T绿灯闪=3s,T黄灯亮=3s支干道：绿灯常亮=15s,T绿灯闪=3s,T黄灯亮=3s（6）信号灯到计时功能：信号灯预置后，开始执行2Hz计数器；（7）信号灯跳转功能：当各信号灯计时至T时在下一个时钟信号上升沿到来时自动转为下一状态；（8）信号灯各状态跳转关系：绿-黄-红-绿；二、输入输出定义reset,clk, func[1:0] ,green[1:0],red[1:0],yellow[1:0]信号名宽度输入/输出管脚描述reset 1 input L13 红绿灯总开关clk 1 input C9 freq:50MHz func 2 input N17/H18 控制红绿灯功能green[1] 1 output D11 主绿green[0] 1 output E11 支绿red[1] 1 output F11 主红red[0] 1 output F12 支红yellow[1] 1 output C11 主黄yellow[0] 1 output E12 支黄三、模块设计状态转移图：四、测试代码module frequency_divider_small(reset,clk,out); //重写一个小分频模块测试交通灯主模块功能input reset,clk;output out;reg [1:0] temp;reg out;always @ (posedge clk or negedge reset)if (!reset)temp<=2'b00;elsetemp<=(temp==2'b11)?2'b00:temp+2'b01;always @ (temp)out=(temp==2'b11);endmodulemodule test_traffic_light;reg reset,clk;reg [1:0] func;wire [1:0] green;wire [1:0] red;wire [1:0] yellow;traffic_lightsimulation(.reset(reset),.clk(clk),.func(func),.green(green),.red(red),.yellow(yellow));always #10 clk=~clk;initialbeginreset=0;clk=1;func=2'b00;#20 reset=1;#21000 func=2'b01;#10000 func=2'b10;#10000 func=2'b11;endendmodule波形：五、源代码module frequency_divider(reset,clk,out);//分频模块，把50MHz时钟分成半秒计时器input reset,clk;output out;reg [5:0] mol1,mol2;reg [6:0] mol3,mol4;reg out1,out2,out3,out;always @ (posedge clk or negedge reset)//把25000000分成40*40*125*125if(!reset)mol1<=6'd0;elsemol1<=(mol1==6'd39)?6'd0:mol1+6'd1;always @ (posedge clk or negedge reset)if(!reset)mol2<=6'd0;else if(out1)mol2<=(mol2==6'd39)?6'd0:mol2+6'd1;always @ (posedge clk or negedge reset)if(!reset)mol3<=7'd0;else if(out2)mol3<=(mol3==7'd124)?7'd0:mol3+7'd1;always @ (posedge clk or negedge reset)if(!reset)mol4<=7'd0;else if(out3)mol4<=(mol4==7'd124)?7'd0:mol4+7'd1;always @ (mol1 or mol2 or mol3 or mol4)beginout1=(mol1==6'd39);out2=((mol2==6'd39)&&out1);out3=((mol3==7'd124)&&out2);out=((mol4==7'd124)&&out3);endendmodulemodule traffic_light(reset,clk,func,green,red,yellow);//交通灯主模块input reset,clk;input [1:0] func;output [1:0] green,red,yellow;reg [1:0] green,red,yellow;reg [2:0] state;reg [6:0] cnt;wire in;parameter greentime1=6'd57;//主干道绿灯时间parameter greentime0=6'd27;//支干道绿灯时间parameter yellowtime=3'd3;//黄灯时间，绿灯闪时间frequency_divider fenpin(.reset(reset),.clk(clk),.out(in));//调用分频模块always @ (posedge clk or negedge reset)if(!reset)begincnt<=7'd0;state<=3'd1;green<=2'b00;red<=2'b00;yellow<=2'b00;endelseif(in)//分频器结果当主模块始能if(func==2'b00)//选择不同功能控制开关if(cnt==7'd0)case(state)//选择不同状态3'd1:begincnt<=greentime1<<1;state<=3'd2;green<=2'b10;red<=2'b01;yellow<=2'b00;end3'd2:begincnt<=yellowtime<<1;state<=3'd3;end3'd3:begincnt<=yellowtime<<1;state<=3'd4;green<=2'b00;red<=2'b01;yellow<=2'b10;end3'd4:begincnt<=greentime1<<1;state<=3'd5;green<=2'b01;red<=2'b10;yellow<=2'b00;end3'd5:begincnt<=yellowtime<<1;state<=3'd6;end3'd6:begincnt<=yellowtime<<1;state<=3'd1;green<=2'b00;red<=2'b10;yellow<=2'b01;endendcaseelsebegincnt<=cnt-7'd1;//倒计数，计数结束进入下一状态case(state)3'd3:green[1]<=cnt[0];//主干道绿灯闪3'd6:green[0]<=cnt[0];//支干道绿灯闪endcaseendelse if(func==2'b10)//主干道常绿，支干道常红begincnt<=0;state<=3'd1;green<=2'b10;red<=2'b01;yellow<=2'b00;endelse if(func==2'b01)//主干道常红，支干道常绿begincnt<=0;state<=3'd1;green<=2'b01;red<=2'b10;yellow<=2'b00;endelse if(func==2'b11)//主干道，支干道黄灯一直闪begincnt<=0;state<=3'd1;green<=2'b00;red<=2'b00;yellow[1]<=~yellow[1];yellow[0]<=~yellow[1];endendmodule。
毕业设计---基于Verilog的交通灯控制器的设计
课题：交通灯控制器的设计目录1. 设计内容与要求 (2)2. 交通灯控制系统的组成框图 (3)3. 交通灯控制电路的设计 (4)4. 交通灯控制电路设计的难点与解决方法 (5)5. 交通灯控制电路的Verilog语句 (6)5. 交通灯控制电路的程序和波形分析 (12)6. EPF10K10LC84-4芯片引脚分配图 (20)7. 实验小结 (21)一、 设计内容与要求① 设计一个十字路口交通信号灯的定时控制电路。
要求红、绿灯按一定的规律亮和灭，并在亮灯期间进行倒计时，并将运行时间用数码管显示出来。
②绿灯亮时，为该车道允许通行信号，红灯亮时，为该车道禁止通行信号。
要求主干道每次通行时间为99秒，支干道每次通行时间为30秒。
每次变换运行车道前绿灯闪烁，持续时间为5秒。
即车道要由主干道转换为支干道时，主干道在通行时间只剩下5秒钟时，绿灯闪烁显示，支干道仍为红灯，以便主干道上已过停车线的车继续通行，未过停车线的车停止通行。
同理，当车道由支干道转换为主干道时，支干道绿灯闪烁显示5秒钟，主干道仍为红灯。
③ 对红、绿灯的运行时间要能比较方便的进行重新设置。
④ 添加左转灯的控制，可自行到实际十字路口观看规律并实现。
对器件进行在系统编程和实验验证。
⑤用Verilog 语言对设计进行描述，设计一个测试方案，通过Muxplus 对设计进行仿真验证。
并能够下载到实验板上调试成功。
二、交通灯控制系统的组成框图交通信号灯控制原理图绿灯左拐灯红灯绿灯左拐灯红灯交通信号灯控制系统框图三、交通灯控制电路的设计交通灯控制器设计的重点是控制电路的设计，根据设计要求分析，控制电路的算法可用下图所示的ASM图描述。
各状态的详细说明如下：S0状态：主干道绿灯亮，支干道红灯亮，此时若主干道有车等待左拐，而且主干道绿灯已亮足规定的时间间隔Ts；在主干道绿灯亮了(Ts-5)s后，则开始闪亮，直至绿灯亮了Ts；控制器发出状态转换信号Tempm==0，输出从状态S0转换到S1。
基于VerilogHDL的通行时间可变的交通灯控制器
通行时间可变的交通灯控制器设计module tr1(ng,clk,reset,resets,emergency,lighta,lightb,seg,select); input ng,clk,reset,emergency,resets;output[6:0]seg;//显示用的output[3:0] lighta,lightb;//a是主干道，b是支干道output [3:0] select;//选择那一个管子进行显示reg clk1,clk2;//clk1要5HZ clk2要几千HZreg [3:0] select;reg tim1,tim2;//这是看你的等有没有变过颜色的控制信号reg [1:0] cont;reg[2:0]state1,state2,ste;两个控制颜色变化状态的信号。
reg[3:0]lighta,lightb;//a是主干道，b是支干道reg[3:0]num;//译码器是根据这个东西来译码的reg [35:0] fout;reg[6:0]seg;//显示reg[7:0] numa,numb;reg[7:0] red1,red2,green1,green2,yellow1,yellow2,left1,left2; always @(ng )if(!ng)begin //设置计数初值green1 <=8'b00110000;//30Sred1 <=8'b01010001;//51Syellow1<=8'b00000011;//3Sleft1 <=8'b00010101; //15Sgreen2 <=8'b00110000;//30Sred2 <=8'b01010001;//51Syellow2<=8'b00000011;//3Sleft2 <=8'b00010101; //15Sendalways @ (posedge clk)beginif (fout==36'b111111111111111111111111111111111111)fout<=0;else begin fout<=fout+1;clk1=fout[23];5HZclk2=fout[13];几千HZendendalways @(posedge clk1 )beginif(reset) //复位与特殊情况控制这是主干道的复位beginlighta<=4'b1000;//lighta是主干道的交通灯，lightb是支干道的交通灯，1000是红灯，0100是直行绿灯，0010是黄灯，0001是左转绿灯numa<=red1; //主干道的数码管从红灯开始记state1<=0;//这时候灯变化的控制信号为0endelse if(emergency)//紧急情况beginlighta<=4'b1000;//主干道红了numa<=red1;//计时也从红灯记endelse if(ng)//这下开始正常工作了begin //使能有效开始控制计数if(!tim1) //你有没有变过颜色啊？没有？那开始变颜色吧。
verilog交通灯设计
module jtd (zhi,clk,u,i); input zhi,clk;output [2:0]u,i;reg[2:0]u,i;reg d;always@(posedge clk) beginif(zhi)beginu[2:0]<=3'b100;i[2:0]<=3'b001;endelse begind<=d+1;if(d==30)u[2:0]<=3'b010; if(d==34)beginu[2:0]<=3'b001; i[2:0]<=3'b100; endif(d==64)beginu[2:0]<=3'b001; i[2:0]<=3'b010; endif(d==68)beginu[2:0]<=3'b100; i[2:0]<=3'b001; d<=0;endmodule jtd(zhi,u,i,clk,rst);input zhi,clk,rst;output [2:0]u,i;reg [2:0]u,i;reg[4:0]state;reg [5:0]d;initial d=0;parameter s0=5'b00001,s1=5'b00010,s2=5'b00100,s3=5'b01000,s4=5'b10000;always@(posedge clk)beginif(!rst) begin state<=s0;u[2:0]<=3'b100;i[2:0]<=3'b001;endelsebegincase(state)s4:begin u[2:0]<=3'b100;i[2:0]<=3'b001;if(zhi)begin state<=s0;end else state<=s4;ends0:begin u[2:0]<=3'b100;i[2:0]<=3'b001;d=d+1;if(d==30)begin state<=s1;d=0;end else state<=s0;ends1:begin u[2:0]<=3'b010;i[2:0]<=3'b001;d=d+1;if(d==4)begin state<=s2;d=0;end else state<=s1;ends2:begin u[2:0]<=3'b001;i[2:0]<=3'b100;d=d+1;if(d==30) begin state<=s3;d=0;end else state<=s2;ends3:begin u[2:0]<=3'b001;i[2:0]<=3'b010;d=d+1;if(d==4)begin state<=s4;d=0;end else state<=s3;enddefault: state<=s4;endcaseendendendmodule黄灯闪module jtde(zhi,u,i,clk,rst);input zhi,clk,rst;output [2:0]u,i;reg [2:0]u,i;reg[4:0]state;reg [6:0]d;initial d=0;parameter s0=5'b00001,s1=5'b00010,s2=5'b00100,s3=5'b01000,s4=5'b10000;always@(posedge clk)beginif(!rst) begin state<=s4;u[2:0]<=3'b100;i[2:0]<=3'b001;endelsebegincase(state)s4:begin u[2:0]<=3'b100;i[2:0]<=3'b001;if(zhi)begin state<=s0;end else state<=s4;ends0:begin u[2:0]<=3'b100;i[2:0]<=3'b001;d=d+1;if(d==30)begin state<=s1;d=0;end else state<=s0;ends1:begin d=d+1;if(d==1)begin u[2:0]<=3'b000;i[2:0]<=3'b001;state<=s1;endif(d==2)begin u[2:0]<=3'b010;i[2:0]<=3'b001;state<=s1;endif(d==3)begin u[2:0]<=3'b000;i[2:0]<=3'b001;state<=s1;endif(d==4)begin u[2:0]<=3'b010;i[2:0]<=3'b001;state<=s2;d=0;endends2:begin u[2:0]<=3'b001;i[2:0]<=3'b100;d=d+1;if(d==30) begin state<=s3;d=0;end else state<=s2;ends3:begin d=d+1;if(d==1)begin i[2:0]<=3'b000;u[2:0]<=3'b001;state<=s3;endif(d==2)begin i[2:0]<=3'b010;u[2:0]<=3'b001;state<=s3;endif(d==3)begin i[2:0]<=3'b000;u[2:0]<=3'b001;state<=s3;endif(d==4)begin i[2:0]<=3'b010;u[2:0]<=3'b001;state<=s4;d=0;endenddefault: state<=s4;endcaseendend黄灯闪且倒计时module mnb(zhi,u,i,clk,rst,ugx,usx,igx,isx);input zhi,clk,rst;output [2:0]u,i;output [3:0]ugx,usx,igx,isx;reg [2:0]u,i;reg[4:0]state;reg [4:0]ugx,usx,igx,isx;reg [6:0]d,e,f;initialbegin d<=0;e<=30;f<=34;endparameter s0=5'b00001,s1=5'b00010,s2=5'b00100,s3=5'b01000,s4=5'b10000;always@(posedge clk)beginif(!rst) begin state<=s4;u[2:0]<=3'b100;i[2:0]<=3'b001;endelsebegincase(state)s4:beginu[2:0]<=3'b100;i[2:0]<=3'b001;ugx<=0;usx<=0;igx<=0;isx<=0;if(zhi)beginstate<=s0;d<=0;e<=30;f<=35;end else state<=s4;ends0:beginu[2:0]<=3'b100;i[2:0]<=3'b001;ugx<=e%10;usx<=e/10;igx<=f%10;isx<=f/10;d<=d+1;e< =e-1;f<=f-1;if(d==30)begin state<=s1;d<=0;e<=4;f<=4;end else state<=s0;ends1:begin ugx<=e%10;usx<=e/10;igx<=f%10;isx<=f/10;e<=e-1;f<=f-1;if(d==0)begin u[2:0]<=3'b010;i[2:0]<=3'b001;d<=d+1;state<=s1;end if(d==1)begin u[2:0]<=3'b000;i[2:0]<=3'b001;d<=d+1;state<=s1;end if(d==2)begin u[2:0]<=3'b010;i[2:0]<=3'b001;d<=d+1;state<=s1;end if(d==3)beginu[2:0]<=3'b000;i[2:0]<=3'b001;state<=s2;d<=0;e<=35;f<=30;endends2:beginu[2:0]<=3'b001;i[2:0]<=3'b100;ugx<=e%10;usx<=e/10;igx<=f%10;isx<=f/10;d<=d+1;e< =e-1;f<=f-1;if(d==30) begin state<=s3;d<=0;e<=4;f<=4;end else state<=s2;ends3:begin ugx<=e%10;usx<=e/10;igx<=f%10;isx<=f/10;d<=d+1;e<=e-1;f<=f-1;if(d==1)begin i[2:0]<=3'b000;u[2:0]<=3'b001;state<=s3;endif(d==2)begin i[2:0]<=3'b010;u[2:0]<=3'b001;state<=s3;endif(d==3)begin i[2:0]<=3'b000;u[2:0]<=3'b001;state<=s3;endif(d==4)begin i[2:0]<=3'b010;u[2:0]<=3'b001;state<=s4;d<=0;endenddefault: state<=s4;endcaseendendendmodule黄灯闪。
VerilogHDL编写的交通灯
1. module trafficlight(clk,lx,lx_l,lx_r,ly,ly_l,ly_r,c,done,m);input clk,c;//始终和初始化控制output done;output [5:0]m;//倒计时寄存器output lx,lx_l,lx_r,ly,ly_l,ly_r;//指示灯（分别是X、Y方向的直行、左转和右转）reg lx,lx_l,lx_r,ly,ly_l,ly_r;reg [5:0]m;reg [1:0]state;//状态机reg done;parameters0=2'b00,s1=2'b01,s2=2'b10,s3=2'b11;//-------------------------------------------//状态模块always@(posedge clk)if(c)begin done<=1;state<=2'b00;endelsebegincase(state)s0:if(done)begin m<=6'd44;done<=0;endelse if(m>1) m<=m-1;elsebegin state<=s1;done<=1;m<=0;ends1:if(done)begin m<=6'd24;done<=0;endelse if(m>1) m<=m-1;elsebegin state<=s2;done<=1;m<=0;ends2:if(done)begin m<=6'd29;done<=0;endelse if(m>1) m<=m-1;elsebegin state<=s3;done<=1;m<=0;ends3:if(done)begin m<=6'd14;done<=0;endelse if(m>1) m<=m-1;elsebegin state<=s0;done<=1;m<=0;endendcaseend//-----------------------------------------//输出模块always@(posedge clk)begincase(state)s0:{lx,lx_l,lx_r,ly,ly_l,ly_r}<=6'b101001;s1:{lx,lx_l,lx_r,ly,ly_l,ly_r}<=6'b011001; s2:{lx,lx_l,lx_r,ly,ly_l,ly_r}<=6'b001101; s3:{lx,lx_l,lx_r,ly,ly_l,ly_r}<=6'b001011; endcaseend//-------------------------------------------- endmodule2.生成的状态机3.整体的图，四个状态都包括X方向由直行变左转，符合倒计时的要求。
4 基于Verilog_HDL设计的交通灯——代码
input clr,clk;
output red_led,yellow_led,green_led,a,b,c,d,e,f,g,p,sel;
endcase
else begin
if(timer>8'h46)timer<=8'h00;
else if(timer==8'h?0)timer<=timer-4'h7;
else timer<=timer-1'b1;
end
endmodule
anydiv_clk anydiv_clk1(.cki(clk),.f(2'd2),.cko(second)),
anydiv_clk2(.cki(clk),.f(12'd1000),.cko(scanclk));
deled deled(.in(din),.a(a),.b(b),.c(c),.d(d),.e(e),.f(f),.g(g),.dp(p));
assign red_led=(state==red)?1:0;
assign green_led=(state==green)?1:0;
assign yellow_led=(state==yellow)?1:0;
always@(posedge clk or negedge clr) //posedge state_clk or
if(q>8'h46)q=8'h01;
else if(q==8'h?0)q=q-4'h7;
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西北工业大学
《FPGA》实验报告
学院：软件与微电子学院
学号： ********** *名：***
专业：微电子学
实验时间： 2013/11/11 实验地点：毅字楼335 指导教师：**
西北工业大学
2013 年11 月
为129。
通过比较器，每个灯的条件不同，当129>=k>=70时绿灯亮,69>=k>=60黄灯闪烁,59>=k>=0红灯亮。
对于数码管输出，当129>=k>=70时，数码管个位输出=(k-70)%10，十位输出为(k-70-个位)/10；当69>=k>=60数码管个位输出=(k-60)%10，十位输出为(k-60-个位)/10，当59>=k>=0时，数码管个位输出=k%10十位输出为(k-个位)/10。
分频模块：
分频模块用以把输入的50MHz的信号转换为1Hz信号，便于其后的交通灯控制及数码管输出。
译码模块：
考虑到数字显示需要两个七段译码器，且在数字系统中，数字的表示都是采用二进制，因为两个管子分别输入，所以需要把循环变量k转换为有用的十位和各位输出。
为了方便，把循环变量k减去各状态的基数值后，用数学方法取十位和各位分别做输入。
如绿灯时，129>=k>=70时，数码管个位输出=(k-70)%10，十位输出为(k-70-个位)/10。
七段译码器的设计原理如图：
2.总体设计框图及说明：
图一
输入：clk 全局时钟信号，50MHz rst 全局复位端，高电平有效 输出：ctrl_1s 倒计时个位上数字 ctrl_10s 倒计时十位上数字 blu,yel,red 各个灯状态
框图说明：
状态机的输入，只有时钟信号clk 和复位信号reset.输出为数码管十位和个位的二进制显示状态以及三个灯的颜色显示（blu,yel,red,分别是绿黄红灯，“1”表示灯亮，“0”表示灭）。
输入clk 的频率很大，需要通过计数器对其进行分频。
首先计数产生一个1Hz 的输出，通过该输出再次循环计数，产生周期为130的计数变量，从而控制各个灯的亮灭。
而控制黄灯闪烁的分频，为方便起见，仍以1s 为单位，每秒钟改变一次。
用if 嵌套语句来控制三灯亮与灭，同时间接地进行倒计时的过程，输出个位和十位上的数，
red
Clk1 1Hz
循环变量k
129~0
yel
控制
Clk
50Hz
rst
blu
图四
译码显示模块：
输入端口：
din_1s 显示器个位数据，由控制模块输入 din_10s 显示器十位数据，由控制模块输入 输出端口：
led_data_1s 显示器个位数据的译码 led_data_10s 显示器十位数据的译码 时序说明：
此模块接受主模块输出的个位和十位的数值控制，并间接受（系统时钟）clk(50MHz) 和
clk 50MHz
计数器显示计数
rst J=49999999
clk=~clk
（全局复位）rst,及分频时钟clk1的控制，均为上升沿触发，当rst 为高电平时，电路复位，重新开始工作。
当rst为低电平时，电路正常。
5.仿真及综合结果
表1 仿真结果信号解释说明
信号解释备注
clk 系统时钟, 50MHz 为了方便，这里取2ns
blu,yel,red 最终三灯状态分别绿红灯，
“1”为亮“0”为灭
k 循环计数变量用以状态判断控制
led10 倒计时十位七段译码数码管十位显示
led1 倒计时个位七段译码数码管个位显示
out1 倒计时个位上的数字控制模块的输出
out10 倒计时十位上的数字控制模块的输出
rst 系统控制变量高电平有效
上图中blu,yel,red,三个信号反映的绿黄红交通灯的状态，其中包括绿灯亮60秒，黄灯以2HZ 为周期闪烁，红灯亮60s,总周期为130s。
上图为循环控制变量的值随分频后信号从129到0的循环计数。
综合结果：
顶层及控制，分频模块的综合RTL级电路如图：
译码显示模块的综合如下：
RTL级门级
6.代码及注释
此为顶层及控制模块代码：
`include "./decode.v"
module bulb(clk,rst,red,blu,yel,led1,led10);
input clk,rst;
output blu,yel,red,led1,led10;
reg red,yel,blu;
wire [6:0] led1;
wire [6:0] led10;
reg[3:0] out10,out1;
reg[5:0] j;
reg[7:0] k; //j,k
reg clk1;
//
initial
begin
k='d129;
blu<=0;。