武汉理工大学《超大规模集成电路设计》考试习题及答案
集成电路设计岗位招聘笔试题与参考答案(某大型集团公司)
招聘集成电路设计岗位笔试题与参考答案(某大型集团公司)(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1、在集成电路设计中，以下哪种类型的设计通常负责处理数字逻辑功能？A、模拟集成电路B、数字集成电路C、混合信号集成电路D、射频集成电路2、以下哪种技术用于在集成电路设计中实现晶体管间的连接？A、光刻技术B、蚀刻技术C、键合技术D、离子注入技术3、在CMOS工艺中，P型MOSFET的阈值电压通常会随着温度的升高而：A. 增加B. 减少C. 不变D. 先增加后减少4、下列哪一项不是减少互连延迟的有效方法？A. 使用更细的金属线B. 使用更高介电常数的绝缘材料C. 减少金属层之间的距离D. 使用铜代替铝作为互连线材料5、集成电路设计中，以下哪种工艺主要用于制造CMOS（互补金属氧化物半导体）逻辑电路？A. 双极型工艺B. 金属氧化物半导体工艺C. 双极型/金属氧化物半导体混合工艺D. 双极型/CMOS混合工艺6、在集成电路设计中，以下哪个参数通常用来描述晶体管的开关速度？A. 饱和电压B. 输入阻抗C. 开关时间D. 集成度7、在集成电路设计中，用于描述电路逻辑功能的硬件描述语言不包括以下哪一种？A. VerilogB. VHDLC. C++D. SystemVerilog8、下列选项中，哪一个不是ASIC（专用集成电路）设计流程中的一个阶段？A. 逻辑综合B. 布局布线C. 系统集成D. 物理验证9、以下哪种工艺技术通常用于制造高性能的集成电路？A. 混合信号工艺B. CMOS工艺C. GaN（氮化镓）工艺D. BiCMOS工艺二、多项选择题（本大题有10小题，每小题4分，共40分）1、在CMOS工艺中，关于阱（well）的概念，下列说法正确的有：A. NMOS晶体管通常位于P型阱中B. PMOS晶体管通常位于N型阱中C. N阱用于隔离不同区域的晶体管，防止电流泄露D. P阱可以与N阱共存于同一层硅片上而不会相互影响2、关于集成电路版图设计中的DRC（Design Rule Check）规则，下列哪些陈述是正确的？A. DRC规则是为了确保电路性能优化B. DRC规则定义了最小特征尺寸、最小间距等制造限制C. 违反DRC规则可能会导致制造缺陷，如短路或开路D. DRC规则在所有半导体制造工艺中都是相同的3、关于集成电路设计，以下哪些是典型的电路设计类型？（）A、模拟电路设计B、数字电路设计C、混合信号电路设计D、射频电路设计E、光电子电路设计4、在集成电路设计中，以下哪些因素会影响电路的功耗？（）A、晶体管的工作状态B、电源电压C、电路的复杂度D、芯片的温度E、外部负载5、在集成电路设计过程中，下列哪些技术用于提高电路的性能？A. 使用更先进的制程技术B. 优化电路布局减少信号延迟C. 增加电源电压以提升速度D. 减少电路层数降低制造成本E. 应用低功耗设计方法6、下列哪些是实现CMOS逻辑门时需要考虑的关键因素？A. 输入电平的阈值B. 输出驱动能力C. 功率消耗D. 静态电流消耗E. 电路的工作频率7、以下哪些技术或方法属于集成电路设计中的模拟设计领域？（）A. 信号处理算法B. 逻辑门电路设计C. 模拟电路仿真D. 功耗分析E. 版图设计8、在集成电路设计中，以下哪些步骤是进行版图设计的必要阶段？（）A. 电路原理图设计B. 布局规划C. 逻辑分割D. 布局布线E. 版图检查9、在CMOS工艺中，影响MOSFET阈值电压的因素有哪些？A. 氧化层厚度B. 衬底掺杂浓度C. 栅极材料类型D. 源漏区掺杂浓度E. 温度F. 器件尺寸三、判断题（本大题有10小题，每小题2分，共20分）1、集成电路设计岗位的工程师需要具备扎实的数学基础和电子工程知识。
超大规模集成电路设计导论(VLSI)总复习(全英)
VLSI复习题型：缩写5题10分简答12题60分计算3题30分Chapter 011.How to evaluate performance•Cost•Reliability•Speed (delay, operating frequency)•Power dissipation2.Regenerative property3.Delay :Chapter 021.Inverter layout2.Photolithography process1)Oxidation layering(氧化层)2)Pthotoresist coating（涂光刻胶）3)Stepper exposure（光刻机曝光）4)Photoresist development and bake(光刻胶的显影和烘干)5)Acid etching（酸刻蚀）6)Spin, rinse, and dry（旋转，清洗和干燥）7)Various process steps：Ion implantation（离子注入）Plasma etching（等离子刻蚀）Metal deposition（金属沉淀）8)Photoresist removal( or ashing) 去除光刻胶（即“沙洗”）Chapter 031.Linear/ Saturation mode2.Long channel vs short channel3.Capacitances= structure capacitances+channel capacitances+MOS diffusion capacitances4.Resistance=MOS sructure resistance+source and drain resistance+cantact resistance+wiringresistanceWith silicidation R方块ˆ is reduced to the range 1 to 4 Ω/方块（source and drain resistance）Chapter 041.C wire = C pp + C fringe + C interwire2.Dealing with resistance:1)Use better interconnect materials2)More interconnect layers3.RC Mode•Lumped RC model–total wire resistance is lumped into a single R and total capacitance into a single C–good for short wires; pessimistic and inaccurate for long wires•Distributed RC model–circuit parasitics are distributed along the length, L, of the wire4.DelayDelay of a wire is a quadratic function of its length, LThe delay is 1/2 of that predicted (by the lumped model)5.Reflection coefficient【画传输图（or 波形），计算题】Chapter 051.V M∝(W/L)p/(W/L)nIncreasing the width of the PMOS moves V M towards V DD,‰Increasing the width of theNMOS moves V M towards GND.2.Delay3.Power in CMOS1.Dynamic power consumption: charging and discharging capacitors;Not a function of transistor sizes;Need to reduce C L,Vdd,and f to reduce power.2.Short circuit currents: short circuit path supply rails during switching;Keep the input and output rise/fall times the same;If Vdd<Vtn+|Vtp|,then short-circuit power can be eliminated.3.Leakage: leaking diodes and transistors4.Technology scaling modelsFull scalingFixed voltage scalingGeneral scalingChapter 061.Static CMOS- output connected to either Vdd or GND via a low-resistance path⏹High noise margins⏹Low output impedance, high input impedance⏹No steady state path between Vdd and GND⏹Delay is a function of load capacitance and transistor resistanceDynamic CMOS--relies on temporary storage of signal values on capacitance of high-impedance circuit nodes.⏹Simpler, faster gates⏹Increased sensitivity to noise2.Static vs dynamic circuit⏹In static circuit at every point in time (except when switching) the output is connectedto either GND or V DD via a low resistance path.--fan-in of N requires 2N devices⏹Dynamic circuits rely on the temporary storage of signal values on the capacitance ofhigh impedance nodes--requires only N+2 transistors--takes a sequence of precharge and conditional evaluation phases to realize logicfunctions.●conditions on output1) once the optput of a dynamic gate is discharged, it cannot be charged again until thenext precharge opreation.2) Inputs to the gate can make at most one transition during evaluation.3) Output can be in the high impedance state during and after evaluation(PDN off), stateis stored in C L.●Properties of Dynamic Gates1)Logic function is implemented by the PDN only–number of transistors is N + 2 (versus 2N for static complementary CMOS)–should be smaller in area than static complementary CMOS2)Full swing outputs (VOL = GND and VOH = VDD)3)Nonratioed--sizing of the devices is not important for proper functioning (only for performance)4) Faster switching speeds5) Power dissipation should be better- consumes only dynamic power –no short circuit power consumption since the pull- up path is not on when evaluating-lower C L--both C int(since there are fewer transistors connected to the drain outpu t) and C ext(since there the output load is one per connectedgate, not two) -by construction can have at most one transition per cycle – no glitching6) Needs a percharge clockbinational vs Sequential logic4.Why PMOS in PUN and NMOS in PDN?Threshold drops5.Ratioed logic: Pseudo-NMOS→Small area and load, but static power dissipationChapter 07tch vs Register⏹Latch: level sensitive----As for positive: passes inputs to Q when the clock is high----transparent mode;When clock is low----hold mode⏹Flip-flop: edge sensitive2.Bistable circuit:The cross coupling of two inverters results in a bistablecircuit (a circuit with two stable states)⏹Have to be able to change the stored value by making A (or B) temporarily unstable byincreasing the loop gain to a value larger than 1Done by applying a trigger pulse at Vi1 or Vi2the width of the trigger pulse need be only a little larger than the total propagation delayaround the loop circuit (twice the delay of an inverter)⏹Two approaches used1.cutting the feedback loop (mux based latch)2.overpowering the feedback loop (as used in SRAMs)3.MS ET timing properties⏹Set-up time: time before rising edge of clk that D must be valid⏹Propagation delay: time for QM to reach Q⏹Hold time: time D must be stable after rising edge of clk4.Pipelining5.Schmitt Trigger(rise—P; fall—N)Chapter 091.Cross Talk: An unwanted coupling from a neighboring signal wire to a network nodeintroduces an interference that is generally called cross talk.2.Dealing with Capacitive Cross Talk•Avoid floating nodes•Protect sensitive nodes•Make rise and fall times as large as possible•Differential signaling•Do not run wires together for a long distance•Use shielding wires•Use shielding layers3.Cross Talk and Performance: when neighboring lines switch in opposite direction of victimline, delay increases.4.Impact of resistance is commonly seen in power supply distribution:–IR drop–Voltage variationsChapter 101.Clock Nonidealities:⏹Clock skew: Spatial variation in temporally equivalent clock edges;⏹Clock jitter: Temporal variations in consecutive edges of the clock signal⏹Variation of the pulse width2.Clock Uncertainties----Source of clock uncertainty（图形填空）（重点）简答题：•Clock‐Signal Generation (1)•Manufacturing Device Variations (2)•Interconnect Variations (3)•Environmental Variations (4 and 5)•Capacitive Coupling (6 and 7)3.Impact of Positive/Negative Clock Skew and Clock jitter (重点)1.Positive clock skew:Clock and data flow in the same direction2.Negative clock skew: Clock and data flow in opposite directions3.Jitter cause T to vary on a cycle-by-cycle basisCombined impact of skew and jitter:Constraints on the minimum clock period (positive)4.To reduce dynamic power, the clock network must support clock gating (shutting down(disabling the clock ) units)5. Clock distribution techniques--Balanced paths(H-tree network, matched RC trees)--Clock grids: minimize absolute delay6.Matched RC trees, represents a floor plan that distributes the clock signal so that the interconnections carrying the clock signals to the functional subblocks are of equal length.7. 彩图9：The unbalanced load creates a large skew, by careful tuning of the wire width, the load is balanced, minimizing the skew.8. Dealing with Clock Skew and Jitter•To minimize skew, balance clock paths using H-treeor matched-tree clock distribution structures. •If possible, route data and clock in opposite directions;eliminates races at the cost of performance.•The use of gated clocks to help with dynamic power consumption make jitter worse.•Shield clock wires (route power lines –VDD or GND –next to clock lines) to minimize/eliminate coupling with neighboring signal nets.•Use dummy fills to reduce skew by reducing variations in interconnect capacitances dueto interlayer dielectric thickness variations.•Beware of temperature and supply rail variations and their effects on skew and jitter. •Power supply noise fundamentally limits the performance of clock networks.Chapter 111.Full adder(P=A+B)2.Static vs dynamic Manchester Carry ChainStatic dynamic3.Square Root Carry Select Adder (PPT 24)4.Wallace‐Tree Multiplier(PPT 32)5.Logarithmic ShifterChapter 121.Semiconductor Memory Classification2.Bit line & word line3.Memory Timing(DRAM vs SRAM)DRAM: Multiplexde AddressingSRAM: Self-timed Address Switching/Changing 4.MOS OR ROM5. SRAM vs DRAM6. DRAM Timing7. SRAM ATD(Address Transition Detection)Chapter 131.Two Important Test Properties•Controllability ‐measures the ease of bringing anode to a given condition using only the input pins•Observability ‐measures the ease of observing thevalue of a node at the output pins2.Test Approaches•Ad‐hoc testing•Scan based test•Self test3.Scan Register11。
集成电路设计岗位招聘笔试题与参考答案(某大型集团公司)
招聘集成电路设计岗位笔试题与参考答案(某大型集团公司)(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1.题目：集成电路设计中，以下哪个因素对电路性能影响最大？A. 晶圆尺寸B. 芯片制造工艺C. 电路架构设计D. 印刷电路板布局2.题目：在CMOS工艺中，以下哪种器件用于实现电流放大功能？A. PMOSB. NMOSC. 二极管D. 反相器3.在集成电路设计中，以下哪个因素对电路性能的影响最大？A. 电源电压B. 地线宽度C. 电路布局D. 输入输出信号4.集成电路的晶体管数量与其性能的关系，以下哪个说法是正确的？A. 晶体管数量越多，性能越好B. 晶体管数量越多，性能越差C. 晶体管数量适中，性能最佳D. 晶体管数量与性能无关5.在集成电路设计中，哪个过程是为了验证设计的正确性？A. 电路设计B. 制程模拟C. 芯片测试D. 设计验证6.在集成电路设计中，以下哪个因素是影响功耗的主要因素？A. 芯片尺寸大小B. 工作频率高低C. 电路设计复杂度D. 环境温度高低7、在集成电路设计中，以下哪种技术常用于降低功耗？（）A. 增加时钟频率B. 优化布线结构C. 增加晶体管数量D. 优化算法设计以减少运算次数8、关于数字集成电路的下列说法中，哪项是不正确的？（）A. 数字集成电路通过逻辑门电路实现数字信号的传输和处理。
B. 数字集成电路只能处理二进制信号。
C. 数字集成电路的设计和制造都需要先进的工艺和严格的标准。
D. 数字集成电路不适用于大规模生产，因为生产成本较高。
9.在集成电路设计中，以下哪个工具常用于逻辑综合？A. CAD工具B. 仿真器C. 物理验证工具D. 编程语言编译器 10. 集成电路设计中的时钟树结构有何作用？A. 减少布线资源B. 优化布线路径C. 提高电路性能D. 增加电路功耗二、多项选择题（本大题有10小题，每小题4分，共40分）1.关于集成电路设计流程，下列说法正确的是：A. 集成电路设计首要步骤是电路原理图设计。
《超大规模集成电路设计》考试习题(含答案)完整版分析
1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:•小规模集成电路(Small Scale IC，SSI)•中规模集成电路(Medium Scale IC，MSI)•大规模集成电路(Large Scale IC，LSI)•超大规模集成电路(Very Large Scale IC，VLSI)•特大规模集成电路(Ultra Large Scale IC，ULSI)•巨大规模集成电路(Gigantic Scale IC，GSI）划分集成电路规模的标准2．超大规模集成电路有哪些优点？1. 降低生产成本VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.2.提高工作速度VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得.3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.4. 简化逻辑电路芯片内部电路受干扰小,电路可简化.5.优越的可靠性采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。
6.体积小重量轻7.缩短电子产品的设计和组装周期一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。
1、形成N阱2、形成P阱3、推阱4、形成场隔离区5、形成多晶硅栅6、形成硅化物7、形成N管源漏区8、形成P管源漏区9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？互连线的要求低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化）与器件之间的接触电阻低长期可靠工作可能的互连线材料金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）5．在进行版图设计时为什么要制定版图设计规则？—片集成电路上有成千上万个晶体管和电阻等元件以及大量的连线。
最新大规模集成电路试卷a
大规模集成电路试卷2004A武汉大学东湖分校2005－2006学年第二学期期末考试试卷（A卷）试卷类型：开卷年级2004级专业计算机科学科目大规模集成电路姓名学号主考教师肖忠付分数一填空题（30分，每小题3分）1、 CPLD是指，FPGA是指。
2、综合是把层次中的一种表示转化成另一种表示的过程。
3、 EDA设计的输入方式有、和方式。
4、 STD_LOGIC数据类型定义了九种类型。
5、关系操作的结果为类型。
6、如果进程中不包含敏感信号表，那么在进程语句中必须包含。
7、signal a : in std_logic_vector ( 0 to 7 );………for I in a’range loop………for 语句的循环次数为次。
8、端口模式有。
仅供学习与交流，如有侵权请联系网站删除谢谢259、数据对象有三类。
１0、一个Ｎ输入的查找表，需要ＳＲＡＭ存储Ｎ个输入构成的，需要占用个ＳＲＡＭ单元。
二简答题（50分，每小题10分）1、LUT的概念及举例说明一个四输入函数的LUT实现过程。
2、说明信号和变量的功能特点，以及在应用上有何不同？3、逻辑阵列块LAB包括哪几个部分？4、可编程逻辑器件有哪几种？各有什么特点？5、详细说明利用MAX+plus II 进行EDA设计的基本过程？三比较下面两个程序，说明两者的区别，并画出每个程序所描述的简单原理图。
（20分）1、 library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity exp1 isPort ( clk,d1 : in std_logic;q1 : out std_logic);end exp1;architecture Behavioral of exp1 isbeginprocess(clk)variable a,b:std_logic;beginif clk'event and clk='1' then仅供学习与交流，如有侵权请联系网站删除谢谢25a:=d1;b:=a;q1<=b;end if;end process;end Behavioral;2、 library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity exp2 isPort ( clk,d1 : in std_logic;q1 : out std_logic);end exp2;architecture Behavioral of exp2 issignal a,b:std_logic;beginprocess(clk)beginif clk'event and clk='1' thena<=d1;b<=a;q1<=b;end if;end process;end Behavioral;武汉大学计算机学院本科2006~2007学年第二学期考试试卷（A卷）课程名称：大规模集成电路（限120分钟）专业：本科姓名：学号：考分：说明：⒈答题书写在专用答题纸上，其他任何答题无效。
超大规模集成电路设计导论考试题及答案
1、MOS集成电路的加工包括哪些基本工艺？各有哪些方法和工序？答：（1）热氧化工艺：包括干氧化法和湿氧化法；（2）扩散工艺：包括扩散法和离子注入法；（3）淀积工艺：化学淀积方法：1 外延生长法；2 热CVD法；3 等离子CVD 法；物理淀积方法：1 溅射法；2 真空蒸发法（4）光刻工艺：工序包括：1 涂光刻胶；2 预烘干；3 掩膜对准；4 曝光；5 显影；6 后烘干；7 腐蚀；8 去胶。
2、简述光刻工艺过程及作用。
答：（1）涂光刻胶：为了增加光刻胶和硅片之间的粘附性，防止显影时光刻胶的脱落，以及防止湿法腐蚀产生侧向腐蚀；（2）预烘干：以便除去光刻胶中的溶剂；（3）掩膜对准：以保证掩模板上的图形与硅片上已加工的各层图形套准；（4）曝光：使光刻胶获得与掩模图形相同的感光图片；（5）显影：将曝光后的硅片浸泡在显影液中，使正光刻胶的曝光部分和负光刻胶的未曝光部分被溶解掉；（6）后烘干：使残留在光刻胶中的有机溶剂完全挥发掉，提高光刻胶和硅片的粘接性及光刻胶的耐腐蚀性；（7）腐蚀：以复制在光刻胶上图形作为掩膜，对下层材料进行腐蚀，将图形复制到下层材料中；（8）去胶：除去光刻胶。
3、说明MOS晶体管的工作原理答：MOS晶体管有四种工作状态：（1）截止状态：即源漏之间不加电压时，沟道各电场强度相等，沟道厚度均匀，S、D之间没有电流I ds=0；（2）线性工作状态：漏源之间加电压Vds时，漏端接正，源端接负，沟道厚度不再均匀，在D端电位升为V d，栅漏极电位差为Vgs-Vtn，电场强度变弱，反型层变薄，并在沟道上产生由D到S的电场E ds，使得多数载流子由S端流向D端形成电流I ds，它与V ds变化呈线性关系：I ds=βn[(V gs-V tn)-V ds/2]V ds（3）饱和工作状态：Vs继续增大到V gs-V tn时，D端栅极与衬底不足以形成反型层，出现沟道夹断，电子运动到夹断点V gs-V ds=V tn时，便进入耗尽区，在漂移作用下，电子被漏极高电位吸引过去，便形成饱和电流，沟道夹断后，（V gs-V tn）不变，I ds 也不变，即MOS工作进入饱和状态，I ds=V gs-V tn/R c（4）击穿状态：当Vds增加到一定极限时，由于电压过高，晶体管D端得PN结发生雪崩击穿，电流急剧增加，晶体管不能正常工作。
武汉理工大学《超大规模集成电路设计》考试习题及答案
15．什么是可测性设计？可测性设计包括哪些技术？可测试性包括哪些 重要方面？ • 在尽可能少地增加附加引线脚和附加电路， 并使芯片性能损失最小的 情况下，满足电路可控制性和可观察性的要求 • 可测性设计技术：主要包括分块测试技术、扫描测试技术、特征量分 析分块测试技术、边界扫描分块测试技术等。 测试生成、测试验证和测试设计 16.目前 VLSI 系统设计普遍采用的方法是什么？它的基本思想什么？试 列举几种设计方法。 目前 VLSI 系统设计最流行的是自顶向下(Top-Down)的结构设计. 它的基 本思想是将一个复杂系统的功能分成可以独立的简单部分,然后将各部分 拼接起来,可完成整个系统的设计,实际上就是模块化的结构设计.根据不 同要求,现有许多方法,如:全定制设计方法、半定制设计方法、定制设计 方法、可编程设计方法等。 17．半定制设计方法可分为哪几种方法？它们各自的特点和不足之处是 什么？ 半定制设计方法分为门阵列法和门海法 .门阵列方法的设计特点：设计周 期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、 数 量相对较少的电路 • 不足：设计灵活性较低；门利用率低；芯片面积浪费 ;速度较低；功 耗较大。 门海法具有门利用率较高、 集成密度较大、 布线灵活和保证布线布通率等 方面的优点，并能实现存储器这类电路。但它也有不足之处，一是它仍有 布线通道， 而且增加的布线通道只能是基本单元高度内所含通道数的整倍 数，这往往使增加的通道数超过实际的需要，造成面积浪费，另一是布线 通道下的晶体管不能再用来实现逻辑，因此门的利用率仍不很高。 18．试分析提高 MOS 管工作速度方法。 1. 提高 IC 加工精度 减小沟道长度. 2. 加强 MOS 管的驱动电压 （Vgs-Vt） ， 可以减小管子的内阻,加快工作速 度。 3. 由于 µn ≈ 2.5µ p ,所以 NMOS 管的工作速度比 PMOS 管快得多。 可以用 NMOS 工艺代替 PMOS 工艺。 19．画出 19．画出 CMOS 反相器电压传输特性曲线图，并写出相应的电流方程。 反相器电压传输特性曲线图，并写出相应的
集成电路设计岗位招聘笔试题与参考答案(某大型国企)
招聘集成电路设计岗位笔试题与参考答案(某大型国企)(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1、集成电路设计中，关于CMOS反相器的描述，以下哪项是正确的？A. CMOS反相器具有低功耗特性，但速度较慢。
B. CMOS反相器具有高速度特性，但功耗较高。
C. CMOS反相器具有低功耗特性，且速度较快。
D. CMOS反相器具有高速度特性，但功耗较低。
2、在集成电路设计中，以下哪个因素对电路的性能有重要影响？A. 晶圆尺寸B. 制造工艺C. 电路规模D. 所有上述因素3、在集成电路设计中，以下哪个因素对电路性能的影响最大？A. 电源电压B. 地线宽度C. 电阻值D. 电容值4、在CMOS工艺中，以下哪种器件主要用于实现电流放大功能？B. NMOSC. 二极管D. 反相器5、（关于集成电路设计基础）以下关于集成电路设计的描述中，哪项是正确的？A. 集成电路设计完全依赖于自动化工具，无需人工干预。
B. 集成电路设计过程中，版图设计是第一步。
C. 集成电路设计主要关注电路的功能实现，而不考虑其物理实现。
D. 在集成电路设计中，功耗和性能同样重要，需要平衡考虑。
6、（关于数字集成电路设计）在数字集成电路设计中，关于时序分析，以下说法错误的是？A. 时序分析是确保电路在规定的时钟周期内正确工作的关键步骤。
B. 时序分析只关注组合逻辑部分，不涉及时序逻辑部分。
C. 时序分析包括建立时序和保持时序的分析。
D. 时序分析是确保芯片性能的重要手段之一。
7、在集成电路设计中，以下哪个因素对电路性能的影响最大？A. 电源电压B. 地址线宽度C. 数据总线宽度D. 输入输出接口8、在CMOS工艺中，以下哪个器件用于实现电流隔离？A. 晶体管C. 互斥开关D. 绝缘层9、下列哪个选项是集成电路设计中常用的EDA工具软件？A. AutoCADB. SolidWorksC. Altium DesignerD. MATLAB 10、在集成电路设计中，关于CMOS工艺的特点描述正确的是？A. CMOS工艺只能用于数字电路的设计B. CMOS工艺功耗大，不适合低功耗应用C. CMOS工艺可以同时实现数字与模拟电路的设计D. CMOS工艺不兼容其他集成工艺类型二、多项选择题（本大题有10小题，每小题4分，共40分）1、关于集成电路设计的基础知识中，下列哪些说法是正确的？（）选项：A. 集成电路设计主要涉及到模拟电路、数字电路和混合信号电路设计。
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24 . 分别说明硬 IP、软 IP、固 IP 的主要特征。 24. 硬 IP，也是针对某一工艺完成的版图设计，并经过后仿真和投片验证。 硬核已完成了全部的前端和后端设计， 制造也已确定。 它的特点是灵活性 最小，知识产权的保护比较简单。软 IP 是包括逻辑描述、网表和不能物 理实现的用于测试的文档(test bench file) 方式存在的 IP，是一段可综合 的高级语言（用 C 语言或硬件描述语言完成）源程序，用于功能仿真。 在进行电路设计时，可以改动 IP 的内部代码以适应不同的电路需要，或 者 IP 本身就带有各种可设置的参数来调整具体的功能。 固核是一种介于软核和硬核之间的 IP，通常以 RTL 代码和对应具体工艺 网表的混合形式提供。固核既不是独立的，也不是固定的，它可根据用户 要求进行修改， 使它适合用于某种可实现的工艺过程。 固核允许用户重新 确定关键的性能参数。 25、说明 MOS 器件的基本工作原理。它与 BJT 基本工作原理的区别是 什么？ MOS 器件基于表面感应的原理， 是利用垂直的栅压 VGS 实现对水平 IDS 的控制。它是多子（多数载流子）器件。用跨导描述其放大能力。 双极型晶体管(BJT)是利用发射结、集电结成的体内器件，由基极电流控 制集电极电流的两种载流子均起作用的器件。 用电流放大系数描述其放大 能力。 26、画出 MOS 器件的输出特性曲线。指出 MOS 器件和 BJT 输出特性 曲线的异同。 双极性晶体管的输出特性曲线形状与 MOS 器件的输出特性曲线相似， 但 线性区与饱和区恰好相反。 MOS 器件的输出特性曲线的参变量是 VGS ， 双极性晶体管的输出特性曲线的参变量是基极电流 IB。
门阵列基片结构如下页图所阵 ( ) 列单元结构见下页图所示。 ( ) ( )
. 为什么 CMOS（含 BiCMOS）工艺成为 VLSI 主流工艺？其最大特 20 20. 点是什么？ 在微电子技术领域， 集成电路的制造有两个主要的实现技术： 双极技术 与 MOS 技术。CMOS 以其结构简单，集成度高，耗散功率小等优点， 成为当今 VLSI 制造的主流技术。其最大特点是耗散功率小。 21 简要说明深亚微米电路设计对设计流程的影响。 在深亚微米级电路设计中的一个突出矛盾是时序问题。到了深亚微米 水平， 互连线的延迟将超过门延迟。 要求在逻辑设计过程中引入物理设计 阶段的数据； 如何把布局布线工具、 寄生参数提取工具的时序分析统计工 具集成到逻辑综合中去。 还有一个功耗问题必须考虑。 总之是要求将前端 设计和后端设计及测试融为一体。 . 为什么说嵌入式 SoC 的设计代表了高科技的设计方法和软硬件系 22 22. 统？ 嵌入式 SoC 是集系统性能于一块芯片上的系统组芯片，它通常含有一 个或多个微处理器 IP 核（CPU） ，有时再增加一个或多个 DSP IP 核， 以 及多个或几十个的外围特殊功能模块，和一定规模的存储器（ RAM ， ROM）等。针对应用所需的性能将其设计集成在芯片上，而成为系统操 作芯片。 芯片的规模常常可以达到数百万门甚至上千万门以上， 所以嵌入 式 SoC 是满足应用的系统组成的集成电路产品。 嵌入式 SoC 一方面要满 足复杂的系统性能的需要， 另一方面也要满足市场上日新月异的对新产品 的需求，因此嵌入式 SoC 的设计代表了高科技的设计方法和软硬件系统 23 IP 的基本定义是什么？ IP 核 即知识产权产品是在集成电路设计中， IP 特指可以通过知识产权 贸易，在各设计公司间流通的完成特定功能的电路模块。
寸限制规则，这些规则被称为设计规则。 设计规则是电路性能和成品率之间的折中，设计规则保守则成品率高， 但 电路面积大、性能差一些；设计规则激进，则电路性能好、面积小，但成 品率低。 8． 简述λ设计规则与微米设计规则各自的优缺点？ λ设计规则：优点：版图设计独立于工艺和实际尺寸，改变 λ值就可以得 到不同的设计规则；缺点：容易造成芯片面积浪费和工艺难度增加； 以微米为单位：现代 IC 设计普遍采用的方法，每个尺寸之间没有必然的 比例关系，提高每一尺寸的合理程度；简化度不高 9．标准单元法与门阵列法比较有何优点和缺点？ • (1) 芯片面积的利用率比门阵列法要高。芯片中没有无用的单元，也 没有无用的晶体管。 • (2) 可以保证 100％的连线布通率。 • (3) 单元可以根据设计要求临时加以特殊设计并加入库内，因而可以 得到较佳的电路性能。 • (4) 可以与全定制设计法相结合功能块。在芯片内放入经编译得到的 宏单元或人工设计的功能块。 标准单元法也存在缺点和问题； • (1) 原始投资大。单元库的开发需要投入大量的人力物力；当工艺变 化时， 单元的修改工作需要付出相当大的代价。 因而如何建立一个在比较 长的时间内能适应技术发展的单元库是一个突出问题。 (2)成本较高。由于掩膜版带要全部定制，芯片的加工也要经过全过 程，因而成本较高。因此只有芯片产量达到某一定额(几万至十几万)， 其 成本才可接受。 10． 随着工艺进入深亚微米， IC 器件的物理实现出现了哪些方面的变化？ 布图优化目标由芯片面积最小，调整到连线总延迟最小，性能优化，布图 中引入时延模型、时延分析 11． FPGA 与 CPLD 有何相似之处和不同之处？ FPGA 是 CPLD 的一个发展最快的分支； CPLD 内部结构 程序存储 资源类型 集成度 使用场合 速度 其他资源 保密性 可加密 Product－term 内部 EEPROM 组合电路资源丰富 低 完成控制逻辑 慢 － FPGA Look－up Table SRAM，外挂 EEPROM 触发器资源丰富 高 能完成比较复杂的 算法 快 EAB，锁相环 一般不能保密
的通道， 但这会导致无用的走线
( ) 区域， 因而浪费硅面积。 典型的 ( ) ( )
I
⎧ ⎪0 − − − − − − − − − − − − − − − − − − − − − − − V + V < V < V 截止 dd tp i dd ⎪ 2 ⎪ ⎪βp = − − − − − − − − − − − Vo + Vtp < Vi ≤ Vdd + Vtp 饱和 V − V − V ⎨ p i tp dd ⎪ 2 2 2 ⎪βp ⎡ ⎤ − − − − Vi < Vo + Vtp 线性 ⎪ ⎢ Vi −Vtp −Vdd V − V − V i tp o ⎥ 2 ⎪ ⎣ ⎦ ⎩
• FPGA 采用 SRAM 进行功能配置，可重复编程，但系统掉电后，SRAM 中 的数据丢失。CPLD 器件一般采用 EEPROM 存储技术，可重复编程，并且系 统掉电后，EEPROM 中的数据不会丢失，适于数据的保密。 • FPGA 器件含有丰富的触发器资源， CPLD 的与或阵列结构，使其适于 实现大规模的组合功能，但触发器资源相对较少。 • FPGA 为细粒度结构，CPLD 为粗粒度结构。 • CPLD 利用率较 FPGA 器件低。 • FPGA 为非连续式布线，CPLD 为连续式布线。 12．集成电路测试的目的是什么？ 集成电路测试的目的在于可以直观地检查设计的具体电路是否能像设计 者要求的那样正确的工作。 测试的另一个目的是希望通过测试确定电路失 效的原因以及失效所发生的具体部位， 以便改进设计和修正错误。 集成电 路是一种复杂的功能器件， 在开发和生产过程中出现一些错误和缺陷是不 可避免的。 测试的主要目的就是在生产中将合格的芯片与不合格的芯片区 分开， 保证产品的质量与可靠性。 此外需要通过测试对产品的质量与可靠 性加以监控。 13． 为什么说 MOS 管的工作速度与 L2 成反比？提高 MOS 管的工作速度方 法有哪些？ MOS 管的切换时间 τ =
L2 1. 提高 IC 加工精度，减小沟道长度. 2. 加强 MOS µnVds
管的驱动电压 可以用 NMOS 工艺 代替 PMOS 工艺。
14．某 CMOS 电路负载电容近似等于 e 8 C g ， C g 为标准反相器栅电容。已 知标准反相器的平均延迟时间 t av = 2ns 。试求： （1）用标准反相器直接驱 动负载电容的延迟时间。 （2） 用逐级放大反相器直接驱动负载电容的最小 延迟时间。
SSI MSI LSI VLSI ULSI GSI
＜ 100 100～ 500 500～ 2000 ＞ 2000
10 ～ 10 107～ 109 ＞ 109
2．超大规模集成电路有哪些优点？ 降低生产成本,提高工作速度, 降低功耗, 简化逻辑电路,优越的可靠性, 体积小重量轻,缩短电子产品的设计和组装周期 3. 版图设计规则包括哪些内容？ 设计规则由两个子集组成： 几何设计规则和电学设计规则。 几何设计规则 给出的是一组版图设计的最小允许尺寸， 设计者不能突破这些最小尺寸的 限制，也就是说，在设计版图时对这些位置的版图图形尺寸，只能是大于 或等于设计规则的描述， 而不能小于这些尺寸， 它是集成电路版图设计的 依据。 这些规定是以掩膜版各层几何图形的宽度、 间距及重叠量等最小容 许值的形式出现的。设计规则本身并不代表光刻、化学腐蚀、对准容差的 极限尺寸， 它所代表的是容差的要求。 电学设计规则给出的是将具体的工 艺参数及其结果抽象出的电学参数，是电路与系统设计、模拟的依据 4．在 VLSI 设计中，对互连线的要求和可能的互连线材料是什么？ 要求：低电阻值； 与器件之间的接触电阻低 ；长期可靠工作 材料：金属（低电阻率） ；多晶硅（中等电阻率） ；高掺杂区的硅(注入或 扩散)（中等电阻率） 5．在进行版图设计时为什么要制定版图设计规则？ 为了保证由这些基本单元及其相互连线构成的版图能够在工艺线上生产 出来， 在芯片尺寸尽可能小的前提下， 使得即使存在工艺偏差也可以正确 的制造出 IC，尽可能地提高电路制备的成品率。 6．版图验证和检查主要包括哪些方面？ � DRC(Design Rule Check)：几何设计规则检查； � ERC(Electrical Rule Check)：电学规则检查； � LVS(Loyout versus Schematic)：网表一致性检查； � LPE(Layout Parameter Extraction)：版图寄生参数提取； � POSTSIM：后仿真，检查版图寄生参数对设计的影响； 7、版图设计规则是根据什么制定出来的？为什么说它是集成电路的性能 和集成度与成品率之间的折衷？ 从图形如何精确地光刻到芯片上出发， 可以确定一些对几何图形的最小尺