cadence仿真设计

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Cadence仿真设计

编写人：户贯涛

编写时间：2009-4-07

部门名称：系统研发部

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浙江浙大网新众合轨道交通工程有限公司

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目录

第一章高速设计PCB仿真流程 (1)

1.1高速信号与高速设计 (1)

1.1.1 高速信号的确定 (1)

1.1.2 传输线效应 (3)

1.2高速PCB仿真的重要意义 (3)

1.3基于ALLEGRO的仿真设计流程 (3)

第二章仿真设计(以通信板为例) (6)

2.1打开BRD文件 (6)

2.2调用并运行设置向导 (6)

2.2.1 编辑叠层参数和线宽以适应信号线阻抗 (7)

2.2.2 输入DC 网络电平 (8)

2.2.3 分立器件和插座器件的标号归类设置 (9)

2.2.4 器件赋上相应的模型 (10)

2.2.5 使用SI Audit 进行核查 (15)

2.3仿真（以DDR为例） (16)

第一章高速设计PCB仿真流程

本章介绍高速PCB仿真设计的基础知识和重要意义，并介绍基于Cadence 的Allegro SPB15.5 的PCB仿真流程。

1.1高速信号与高速设计

通常认为如果数字逻辑电路的频率达到或者超50MHZ，而且工作在这个频率之上的电路占整个电子系统的一定份量（比如说1/3），就称为高速电路。

实际上，信号边沿的谐波频率比信号本身的频率高，是信号快速变化的上升沿与下降沿（或称信号的跳变）引发了信号传输的非预期结果。因此，通常约定如果线传播延时大于1/2 数字信号驱动端的上升时间，则认为此类信号是高速信号并产生传输线效应，见图1－1 所示。

图1-1

信号的传递发生在信号状态改变的瞬间，如上升或下降时间。信号从驱动端到接收端经过一段固定的延迟时间，如果传输延迟时间小于1/2 的上升或下降时间，那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之，反射信号将在信号改变状态之后到达驱动端，如果反射信号很强，叠加的波形就有可能会改变逻辑状态。

1.1.1高速信号的确定

一般地，信号上升时间的典型值可通过器件手册给出，而信号的传播时间在PCB 设计中由实际布线长度决定。图1－2 为信号上升时间和允许的布线长度(延时)的对应关

系。PCB 板上每单位英寸的延时为0.167ns.。但是，如果过孔多，器件管脚多，网线上设置的约束多，延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。

图1-2 信号上升时间与允许布线长度的关系

设Tr 为信号上升时间，Tpd 为信号线传播延时(见图1－3)。如果Tr≥4Tpd，信号落在安全区域。如果2Tpd≤Tr≤4Tpd，信号落在不确定区域。如果Tr≤2Tpd，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速布线方法。

图1-3 信号传播延时与上升时间的关系

1.1.2传输线效应

PCB 板上的走线可等效为图1-4所示的串联和并联的电容、电阻和电感结构。

图1-4 传输线等效电路

基于上述定义的传输线模型，归纳起来，传输线会对整个电路设计带来以下效应：●反射信号

●延时和时序错误

●多次跨越逻辑电平门限错误

●过冲与下冲

●串扰电磁辐射

1.2高速PCB仿真的重要意义

从根本上讲，市场是电路板级仿真的强劲动力。在激烈竞争的电子行业，快速地将产品投入市场至关重要，传统的PCB 设计方法要先设计原理图，然后放置元器件和走线，最后采用一系列原型机反复验证/测试。修改设计意味着时间上的延迟，这种延迟在产品快速面市的压力下是不能接受的。

1.3 基于allegro的仿真设计流程

Cadence 板级系统设计的基本流程如图1-5所示：

图1-5 Allegro板级设计流程

基于Cadence Allegro 设计工具的PCB 设计流程图如图1-6所示：

图1-6 Allegro PCB 设计流程

第二章仿真设计(以通信板为例)

2.1 打开BRD文件

如图2-1所示：

图2-1 通信板PCB

2.2 调用并运行设置向导

在进行拓扑抽取和仿真时，对要求仿真的PCB 板必须正确包含以下信息：

●PCB 叠层信息

●DC 电压设置

●器件类属性

●仿真模型分配

以上所需的信息均可以通过setup Advisor进行设置。通过菜单Tools＝》Setup Advisor命令打开Database Setup Advisor 窗口，打开的窗口如图2-2所示：

图2-2 Database Setup Advisor 窗口

2.2.1 编辑叠层参数和线宽以适应信号线阻抗

在上图中2-2中点击“Next”按钮会弹出Database Setup Advisor-Cross-Section窗口，在这个窗口中会出现一个“Edit Cross-Section”按钮，点击这个按钮将会弹出Layout Cross Section窗口，在这个窗口里就可以按照上边PCB加工厂家提供的叠层参数将该PCB板的叠层所需的参数设置好，其窗

口和设置好的参数入如图2-3所示：

图2-3 Layout Cross Section 特征阻抗设置窗口

参数设置好了之后，点击该窗口左下角的“OK”按钮关闭Layout Cross Section 窗口，这样叠层就设置完了。

上图的Impedance 列表不必输入，它是根据前面输入的介质厚度、线宽和铜厚自动计算出来的，我们每改动一个参数的时候，按一下键盘的Tab 键，Impedance 值就会动态的改变，这样也可以验证PCB 加工厂家提供的叠层参数是否正确。通常计算出的阻抗值与期望值只要差别不是太大，我们都认为其是正确的，因为每个PCB 加工厂家的工艺水平不同，实际生产出的PCB 的阻抗值与Cadence 理论计算出来的阻抗值肯定是有一定的偏差的。

2.2.2 输入DC 网络电平

在上一步骤（叠层参数设置）进行完之后，接下来点击“Next”按钮，下面就是对DC网络的电平值进行设置了。鼠标点击Database Setup Advisor-DC Nets窗口内的“Identify DC Nets”按钮，就会弹出Identify DC Nets窗口。打开窗口界面如图2-4所示。

选择电源地网络，填上相应的电压即可。