PrimeTime基本命令介绍(比较全)

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EDA工具课程之PrimeTime

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五、PrimeTime命令简介
指定生成的时钟
create_generated_clock [-name clock_name] -source master_pin [-divide_by divide_factor | -multiply_by multiply_factor] [-duty_cycle percent] source_objects pt_shell> create_generated_clock -multiply_by 2 -duty_cycle 60 -source [get_pins CLK] [get_pins foo1]
三、PrimeTime进行时序分析的流程
3、 说明时序例外情况(timing exceptions) -设置多周期路径(multicycle paths) -设置虚假路径(false paths) -定义最大和最小延时、路径分割(path segmentation)和失效弧 (disabled arcs)

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三、PrimeTime进行时序分析的流程
1、 建立设计环境 - 建立搜索路径(search path)和链接路径(link path) - 读入设计和库 (read_verilog和read_db) - 链接顶层设计 -建立运作条件、连线负载模型、端口负载、驱动和传输时间

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五、PrimeTime命令简介
创建时钟
create_clock -period period_value [-waveform edge_list] [-name clock_name] [source_objects]

PrimeTime_的基本概念

PrimeTime_的基本概念

PrimeTime 的基本概念一、定義設計環境在對設計作時序分析之前,必須要定義好設計環境以使得在那些情況下滿足限制條件。

通過以下這些資訊來說明設計環境:時鐘:時鐘波形和時鐘信號的性質;輸入、輸出延遲:信號到每個輸入埠的時間從每個輸出埠離開所需的時間。

這些時間是用一個時鐘週期的相對量表示的;輸入埠的外部驅動:每一個輸入埠的驅動單元或驅動電容,還可以用一個確定的過渡時間來表示; 電容負載:輸入或輸出埠的外部電容;運作條件:環境特性(工藝、溫度和電壓);連線負載電容:用來預測佈局佈線後每一條連線的電容和電阻。

下圖展示了用來定義設計環境的命令:二、時序聲明通常當前設計只是一個更大電路的一部分。

時序聲明提供了時鐘和輸入、輸出延時的信息。

在將設計建立起來之後,可以進行時序聲明。

為了進行時序聲明,包括以下一些內容:說明時鐘資訊描述一個時鐘網路說明時鐘門鎖(Clock-Gating)的建立和保持時間(Setup and Hold Checks)建立內部生成的時鐘說明輸入延時說明時鐘端的輸入延時說明輸出延時三、時序例外(Timing Exceptions)PrimeTime缺省地認為所有的電路都是單時鐘週期的。

這意味著電路在一個時鐘週期之內將資料從一條路徑的開始端傳遞到結束端。

在某些情況下,電路不是工作在這樣的方式下。

對具體的一條路徑來說不適用單始終週期時序,所以必須對這些缺省的時序假設作例外說明。

否則,時序分析將不能反映真實電路的工作情況。

主要有以下一些內容:單時鐘週期(缺省)路徑延時限制設置失敗(False)路徑設置最大和最小路徑延時設置多時鐘週期路徑路徑說明方法有效地說明例外情況例外情況的優先順序報告例外情況忽略例外情況去除例外聲明四、報告的生成在定義了時序聲明和例外情況之後,可以生成時序分析報告,有助於定位設計中的違規之處。

在進行時序分析的時候,PrimeTime會跟蹤電路中所有的路徑,然後根據電路說明、庫、聲明和例外情況計算設計的延時。

PrimeTime基本命令介绍(比较全)

PrimeTime基本命令介绍(比较全)

PrimeTime基本命令一、R un Prime Time1.module add synnew2.primetime & 启动图形界面3.pt_shell –f RUN.tcl | tee –I run.log 用命令行启动脚本二.一些命令的叙述1.Setup time : data required time – data arrival time2.Hold time : data arrival time – data required time3.Report_analysis_coverage :看一下所有错误的基本情况-status violated-check “setup hold”-sort_by slack-sort_by check_type4.Report_timing :显示the worst slack for setup time5.Report_timing –delay max :看setup time6.Report_timing –delay min :看hold time7.Pt_shell –x “restore_session orca_savesession” :继续原来保存的信息8.Set sh_enable_page_mode true : 分页显示9.Report_lib libname :看库的信息10. Report_timing –group SYS_clk :看某个时钟的信息11. Pre CTS clock Uncertainty = clock skew + clock jitter +marginPost CTS clock Uncertainty = clock jitter + margin还要加上Set_propagated_clock [all_clocks]12. Report_timing –path full_clock :可以显示clock的详细信息13. Report_timing –from E,Report_timing –to Z,Report_timing –from G –to FF4/D :显示详细路径的信息14. Report_port –input_delay –output_delay inoutpad,Report_port –input_delay inputpadReport_port –ouput_delay outputpad: 看port的信息15. Report_timing –input_pins :可以看到net的delay16. Report_lib –timing_arcs libname cellname:看库单元的时序信息17. Report_cell –connections –verbose Instance_name :看单元的信息28. Report_timing –max_paths 2 –nworst 2 :可以看两条path的两个最坏的timing,default为1。

门级静态时序分析与PrimeTime使用

门级静态时序分析与PrimeTime使用

第六章门级静态时序分析 PrimeTime一、PrimeTime简介PrimeTime是Synopsys的一个单点的全芯片、门级静态时序分析器。

它能分析大规模、同步、数字ASICS的时序。

PrimeTime工作在设计的门级层次,并且和Synopsys 其它工具整合得很紧密。

基本特点和功能:时序检查方面:建立和保持时序的检查(Setup and hold checks)重新覆盖和去除检查(Recovery and removal checks)时钟脉冲宽度检查(Clock pulse width checks)时钟门锁检查(Clock-gating checks)设计检查方面:没有时钟端的寄存器没有时序约束的结束点(endpoint)主从时钟分离(Master-slave clock separation)有多哥时钟的寄存器对层次敏感的时钟(Level-sensitive clocking)组合电路的反馈环(Combinational feedback loops)设计规则检查,包括最大电容(maximum capacitance)、最大传输时间(maximum transition)和最大扇出(maximum fanout)PrimeTime 时序分析流程和方法:在时序分析之前需要做的步骤:1、建立设计环境-建立搜索路径(search path)和链接路径(link path)-读入设计和库-链接顶层设计-建立运作条件、连线负载模型、端口负载、驱动和传输时间2、说明时序声明(约束)-定义时钟周期、波形、不确定性(uncertainty)和滞后时间(latency)-说明输入、输出端口的延时3、说明时序例外情况(timing exceptions)-多周期路径(multicycle paths)-不合法路径(false paths)-说明最大和最小延时、路径分割(path segmentation)和失效弧(disabled arcs)4、进行分析和生成报告-检查时序-生成约束报告-生成路径时序报告二、静态时序分析中路径延时的计算静态时序分析工具一般将电路网表看成一个拓扑图,图中的节点(node)代表电路中的引脚(pin)。

Primetime时序分析流程与方法

Primetime时序分析流程与方法

PrimeTime是Synopsys的一个单点的全芯片、门级静态时序分析器。

它能分析大规模、同步、数字ASICS的时序。

PrimeTime工作在设计的门级层次,并且和Synopsys其它工具整合得很紧密。

基本特点和功能:时序检查方面:建立和保持时序的检查(Setup and hold checks)重新覆盖和去除检查(Recovery and removal checks)时钟脉冲宽度检查(Clock pulse width checks)时钟门锁检查(Clock-gating checks)设计检查方面:没有时钟端的寄存器没有时序约束的结束点(endpoint)主从时钟分离(Master-slave clock separation)有多哥时钟的寄存器对层次敏感的时钟(Level-sensitive clocking)组合电路的反馈环(Combinational feedback loops)设计规则检查,包括最大电容(maximum capacitance)、最大传输时间(maximum transition)和最大扇出(maximum fanout)PrimeTime 时序分析流程和方法:在时序分析之前需要做的步骤:1、建立设计环境- 建立搜索路径(search path)和链接路径(link path)- 读入设计和库- 链接顶层设计- 建立运作条件、连线负载模型、端口负载、驱动和传输时间2、说明时序声明(约束)- 定义时钟周期、波形、不确定性(uncertainty)和滞后时间(latency)- 说明输入、输出端口的延时3、说明时序例外情况(timing exceptions)- 多周期路径(multicycle paths)- 不合法路径(false paths)- 说明最大和最小延时、路径分割(path segmentation)和失效弧(disabled arcs)4、进行分析和生成报告- 检查时序- 生成约束报告- 生成路径时序报告开始先建立目录并将PrimeTime本身所带的一个例子拷到新建的目录下,在下面的内容中将要用到这个例子。

Primetime时序分析流程与方法

Primetime时序分析流程与方法

Primetime时序分析流程与方法PrimeTime是Synopsys的一个单点的全芯片、门级静态时序分析器。

它能分析大规模、同步、数字ASICS的时序。

PrimeTime工作在设计的门级层次,并且和Synopsys其它工具整合得很紧密。

基本特点和功能:时序检查方面:建立和保持时序的检查,Setup and hold checks,重新覆盖和去除检查,Recovery and removal checks,时钟脉冲宽度检查(Clock pulse width checks) 时钟门锁检查(Clock-gating checks)设计检查方面:没有时钟端的寄存器没有时序约束的结束点,endpoint,主从时钟分离,Master-slave clock separation,有多哥时钟的寄存器对层次敏感的时钟,Level-sensitive clocking,组合电路的反馈环,Combinational feedback loops,设计规则检查,包括最大电容(maximum capacitance)、最大传输时间(maximum transition)和最大扇出(maximum fanout)PrimeTime 时序分析流程和方法:在时序分析之前需要做的步骤:1、建立设计环境such as wages, subsidies to give some support, the new finds at national, provincial and municipal engineering laboratories, research centers and otherSome research funding support from the platform. Second, business methods of science are diverse. Innovative investment methods, expanding investment channels, to investment to achieve tangible results. At present, in the County completed project is our invitation to workcan make good use of resources, rich with enterprise information, contacts, and other resources for investment by business, not only low cost and high efficiency. Relatives and friends also can use outside resources, we must actively take the initiative to strengthen contacts with them, making full use of their resources, for the County investment broker. The town streets, industrial development focal points to pick a strong backbone of investment, aimed at more recent relocation ofBeijing-Tianjin-Tangshan, Yangtze River Delta and other economically developed areas, the implementation of resident merchants. Internet merchants, so ... ... Investment, investment, investment policy on the Internet "play" and let customers know more about ... ... and the ... ... and yearn for. ... ... Make full use of the Internet for valuable business information, communicating and negotiating with that as a clue. Investment firm into line and encourage qualified enterprises toactively introduce strategic partners, through mergers, asset restructuring, equity investment, transfer, technological innovation and other forms of enterprise- 建立搜索路径,search path,和链接路径,link path,- 读入设计和库- 链接顶层设计- 建立运作条件、违线负载模型、端口负载、驱动和传输时间2、说明时序声明,约束,- 定义时钟周期、波形、不确定性(uncertainty)和滞后时间(latency) - 说明输入、输出端口的延时3、说明时序例外情况,timing exceptions,- 多周期路径,multicycle paths,- 不合法路径(false paths)- 说明最大和最小延时、路径分割,path segmentation,和失效弧,disabled arcs, 4、进行分析和生成报告- 检查时序- 生成约束报告- 生成路径时序报告开始先建立目录并将PrimeTime本身所带的一个例子拷到新建的目录下,在下面的内容中将要用到这个例子。

PrimeTime操作步骤

PrimeTime操作步骤

PrimeTime操作步骤ZhangXiandongRevision 0.1File Path: \\192.168.1.122\digitalic\Pub\SHARED\yexianyang\PrimeTime.docCopyright @ 2006-2010 Tianjin Topbroad Microelectronics Co., Ltd. All rights reserved. The material in this document constitutesTable Of Contents1 Open Issues (3)Open Feature Issues (3)Open Implementation Issues (3)2 PrimeTime 的概述介绍 (4)2.1 PrimeTime 的功能特点 (4)2.2 PrimeTime进行时序分析的流程 (5)2.3 PrimeTime中的对象 (5)2.3.1对象的概念 (5)2.3.2 在PrimeTime中使用对象 (6)2.3.3 针对collection的操作 (6)2.3.4 属性 (8)2.3.5 查看命令 (8)3静态时序分析前的具体准备工作 (8)3.1 设置查找和链接路径 (8)3.2 读入设计文件 (9)3.3 链接 (10)3.4 设置静态时序分析参数 (10)3.5 进行静态时序分析并生成报告 (11)4 Revision Changes (13)Copyright @ 2006-2010 Tianjin Topbroad Microelectronics Co., Ltd. All rights reserved. The material in this document constitutes1 Open IssuesList all open issues. Include short description of resolution when closed. This should not be detailed.Open Feature Issues1Issue:Resolution:2Issue:Resolution:3Issue:Resolution:Open Implementation Issues1Issue:Resolution:2Issue:Resolution:Copyright @ 2006-2010 Tianjin Topbroad Microelectronics Co., Ltd. All rights reserved. The material in this document constitutes2 PrimeTime 的概述介绍一般来说,要分析或检验一个电路设计的时序方面的特征主要有两种手段:动态时序仿真 (Dynamic Timing Simulation)和静态时序分析(Static Timing Analysis)。

PrimeTime

PrimeTime

--Setting False Paths • False paths是指在时序分析时可以被忽略的 路径。 • 使用set_false_path命令指定设计中的false paths。 • 当(约束)目标是一个时序节点,false path仅仅应用于两个节点之间。而当(约束) 目标是一个时钟,false path将应用于所有 该时钟控制的源节点(-from)到目标节点(-to) 的路径。
Divide-by-2 Clock Definition
-Generated Clock
生成时钟是指由 电路生成的时钟, 而不是直接用外 部的资源。一个 简单的例子—适 中的二分频(如 下图),每个生 成的时钟都必须 用命令 create_generated _clock定义,此 命令指出生成时 钟的源的引脚或 端口
Multicycle Hold Timing Exceptions
在输入数据 后的第三个 时钟上升沿 建立检查
保持检 查时间 比默认 的早2个 时钟周 期
建立
默认 的保 持
总结
• set_multicycle_path -setup 2 -from ..-to .. 命令 中-setup后的数指定了在哪个时钟沿执行建立 检查,默认为1。 • set_multicycle_path -hold 2 -from .. -to ..命令中hold后的数指定了保持检查从默认位置向后移 动的周期数,默认为0. • (hold cycles) = (setup option value) – 1 – (hold option value) • By default, hold cycles = 1 – 1 – 0 = 0. • 上图中, hold cycles = xception Paths
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PrimeTime基本命令
一、R un Prime Time
1.module add synnew
2.primetime & 启动图形界面
3.pt_shell –f RUN.tcl | tee –I run.log 用命令行启动脚本
二.一些命令的叙述
1.Setup time : data required time – data arrival time
2.Hold time : data arrival time – data required time
3.Report_analysis_coverage :看一下所有错误的基本情况
-status violated
-check “setup hold”
-sort_by slack
-sort_by check_type
4.Report_timing :显示the worst slack for setup time
5.Report_timing –delay max :看setup time
6.Report_timing –delay min :看hold time
7.Pt_shell –x “restore_session orca_savesession” :继续原来保存的信息
8.Set sh_enable_page_mode true : 分页显示
9.Report_lib libname :看库的信息
10. Report_timing –group SYS_clk :看某个时钟的信息
11. Pre CTS clock Uncertainty = clock skew + clock jitter +margin
Post CTS clock Uncertainty = clock jitter + margin还要加上
Set_propagated_clock [all_clocks]
12. Report_timing –path full_clock :可以显示clock的详细信息
13. Report_timing –from E,
Report_timing –to Z,
Report_timing –from G –to FF4/D :显示详细路径的信息
14. Report_port –input_delay –output_delay inoutpad,
Report_port –input_delay inputpad
Report_port –ouput_delay outputpad: 看port的信息
15. Report_timing –input_pins :可以看到net的delay
16. Report_lib –timing_arcs libname cellname:看库单元的时序信息
17. Report_cell –connections –verbose Instance_name :看单元的信息
28. Report_timing –max_paths 2 –nworst 2 :可以看两条path的两个最坏的timing,
default为1。

29. Report_timing –slack_lesser_than
-slack_greater_than
-to –rise_to –fall_to
-from –rise_from –fall_from
-through –rise_through –fall_through
-exclude –rise_exclude –fall_exclude
30. Report_clock_timing :看clock skew,latency or transition等信息
31. get_pins –of_objects instance_name : Find all pin names for a specific cell.
32. all_fanin –flat –start –to FF1/D :All the start point pins to a specific end point.
33. all_inputs –clock CLK1 : Find all input ports constrained by a clock
34. all_outputs :Find all output ports.
35. all_registers –level_sensitive –data_pins :Find the data pin names of all latches.
36. all_connected U1/Z : Find the net connected to a pin.
37.report_constraint –all :List all violations, sorted by clock domain
38.report_timing –nets :可以看到Fanout
-significant_digits 3 :显示小数点后3位
39. get_alternative_lib_cell –lib lib_name instance_name:找功能相同的单元
40. report_net –connections –verbose netname
41. report_bottleneck –cost_type fanout_endpoint_cost: Identify cells involved in
multiple violations.
.synopsys_pt.setup
alias h {history}
alias page_on {set sh_enable_page_mode true}
alias page_off {set sh_enable_page_mode false}
history keep 200
set sh_enable_line_editing true
三、一个基本的脚本文件
./RUN.tcl
Scripts/variables.tcl 四、下面为./RUN.tcl 的实例
#Run script for ORCA
set search_path {. ./scripts ./libs ./des }
append link_path tech_lib.db RAM_lib.db
source ./scripts/variables.tcl
#Read all gate-level design files
read_verilog my_full_chip.v
link_design ORCA
read_sdf –analysis_type on_chip_variation orca.sdf.gz
print_message_info; quit
#Terminate on PrimeTime and Tcl errors
set sh_script_stop_severity E
#Report missing SDF delays or timing checks
redirect –append ./EW.log \
{report_annotated_delay; report_annotated_check} redirect –append ./EW.log {print_message_info}
#显示Warning&Error
set sh_source_emits_line_numbers W
source –echo –verbose ./scripts/constraints.tcl
#For further debugging
check_timing –verbose
#Generate initial reports
report_analysis_coverage
#save the session
save_session –replace orca_savesession。

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