原码一位乘法器的设计说明
定点源码一位乘法器的设计内容结论
定点源码一位乘法器的设计内容结论篇一：设计一个定点源码一位乘法器可以帮助我们更好地理解计算机内部如何进行乘法运算。
本文将介绍一个定点源码一位乘法器的设计方案,包括其基本结构和实现方式,结论是这种乘法器在计算机内部可以实现,并且具有高效的性能。
首先来看乘法器的基本原理。
乘法是将两个数相乘得到的结果存储在两个数的对应位上,然后根据乘积的二进制表示将结果进行位运算得到最终的答案。
对于一位乘法器,其基本操作如下:1. 读取两个数,并将它们存储在一个临时变量中。
2. 对两个数进行位运算,将乘积的对应位设置为1,其他位设置为0。
3. 将结果存储回原来的两倍位置。
下面我们来具体实现一个一位乘法器。
首先,我们需要选择一种编程语言来实现乘法器。
由于一位乘法器只涉及两个数的不同位,因此选择C语言作为实现语言。
接下来,我们需要设计一个乘法器的数据结构。
对于一位乘法器,我们只需要将乘积的二进制表示存储在一个数组中,而不需要存储中间结果。
因此,我们可以使用一个二进制数组来实现一位乘法器。
接下来,我们来实现乘法器的代码。
首先,我们初始化两个数组,一个用于存储乘积的二进制表示,另一个用于存储中间结果。
然后,我们使用位运算来实现乘法操作。
具体地,我们按照以下步骤进行操作:1. 读取两个数。
2. 对两个数进行位运算。
3. 将乘积的对应位设置为1,其他位设置为0。
4. 将结果存储回原来的两倍位置。
下面是完整的代码实现:```c#include <stdio.h>#include <stdlib.h>#define MAX_INT 32767// 乘法器数据结构typedef struct {int value;int bit[2];} 乘积;// 初始化乘积void init_积(乘积*积) {积->value = 0;for (int i = 0; i < 2; i++) {积->bit[i] = 0;}}// 读取两个数int read_nums(乘积*积, int num1, int num2) { 乘积 temp;init_积(&temp);int carry = 0;for (int i = 0; i < 8; i++) {int bit = (num2 >> i) & 1;temp.bit[i] = bit;if (bit) {carry++;}}temp.value = carry ? (temp.value + num1) : num1;return temp.value;}// 位运算void bit_Ops(乘积*积, int num1, int num2, int bit) { if (bit) {积->bit[2 * bit - 1] = num2 & 1;}}// 打印结果void print_result(乘积*积, int num1, int num2) {for (int i = 0; i < 2; i++) {printf("%d ",积->bit[i]);}printf("");}int main() {乘积积1,积2;int num1, num2;printf("请输入两个整数:");scanf("%d%d", &num1, &num2);printf("请输入第一个整数:");scanf("%d", &积1.value);printf("请输入第二个整数:");scanf("%d", &积2.value);printf("请输入第一个整数的位数: ");scanf("%d", &积1.bit[0]);printf("请输入第二个整数的位数: ");scanf("%d", &积2.bit[0]);printf("计算结果为:");printf("%d", read_nums(积1, num1, num2));printf("计算结果的位数:");printf("%d ",积1.bit[2 *积1.bit[0] - 1]);printf(" ");printf("计算结果的进位:");printf("%d ",积2.bit[2 *积2.bit[0] - 1]);printf(" ");return 0;}```根据上面的代码,我们可以得到一位乘法器的基本结构。
原码一位乘法
实验课程: 计算机组成原理实验时间:班级:姓名:学号批阅教师:硬布线实现原码一位乘法实验内容：在实验箱上用硬布线方法实现原码一位乘法实验设备：CP226组成原理实验箱实验设备介绍:CP226 模型机包括了一个标准CPU 所具备所有部件，这些部件包括：运算器ALU、累加器A、工作寄存器W、左移门L、直通门D、右移门R、寄存器组R0-R3、程序计数器PC、地址寄存器MAR、堆栈寄存器ST、中断向量寄存器IA、输入端口IN、输出端口寄存器OUT、程序存储器EM、指令寄存器IR、微程序计数器uPC、微程序存储器uM，以及中断控制电路、跳转控制电路。
其中运算器和中断控制电路以及跳转控制电路用CPLD 来实现，其它电路都是用离散的数字电路组成。
微程序控制部分也可以用组合逻辑控制来代替。
模型机为8 位机，数据总线、地址总线都为8位，但其工作原理与16位机相同。
模型机的指令码为8 位，根据指令类型的不同，可以有0 到 2 个操作数。
指令码的最低两位用来选择R0-R3 寄存器，在微程序控制方式中，用指令码做为微地址来寻址微程序存储器，找到执行该指令的微程序。
而在组合逻辑控制方式中，按时序用指令码产生相应的控制位。
在本模型机中，一条指令最多分四个状态周期，一个状态周期为一个时钟脉冲，每个状态周期产生不同的控制逻辑，实现模型机的各种功能。
模型机有24 位控制位以控制寄存器的输入、输出，选择运算器的运算功能，存储器的读写。
24 位控制位分别介绍如下：XRD ：外部设备读信号，当给出了外设的地址后，输出此信号，从指定外设读数据。
EMWR：程序存储器EM 写信号。
EMRD：程序存储器EM 读信号。
PCOE：将程序计数器PC 的值送到地址总线ABUS 上。
EMEN：将程序存储器EM 与数据总线DBUS 接通，由EMWR和EMRD决定是将DBUS 数据写到EM 中，还是从EM 读出数据送到DBUS。
IREN：将程序存储器EM 读出的数据打入指令寄存器IR 和微指令计数器uPC。
原码一位乘法器设计实验报告
原码一位乘法器设计实验报告一位乘法器设计实验报告本次实验的目的是设计一个1位乘法器，使用VHDL语言在FPGA平台上进行编程，以模拟数字系统中常用的数字乘法操作。
（1）实验介绍本次实验采用FPGA对1位乘法器进行设计，通过综合语言VHDL对1位乘法器进行编程，实现乘法操作，考核我们所学习到的技能，及其在数字电路中的运用。
（2）原理1位乘法器（One-bit Multiplier）主要包括一个数据输入端A，输入一位A；B输入端，输入一位B；两个控制端，乘法指令和正负指令；产生和端为Cout，乘法结果输出端为Dout。
1位乘法器的功能是：如果A、B都为0时，整个乘法器保持空闲，如果A>0或者 B>0，就会开始乘法运算，Cout为A与B的AND运算结果，Dout=A*B，即当B=1时，Dout=A；当B=0时，Dout=0。
（3）实验流程（1）设计多位乘法器的功能模块，完成模块之间的接口描述；（2）设计1位乘法器的VHDL代码，其中包括输入、输出、控制部分；（3）利用Xilinx ISE 14.6完成编译，查看综合错误情况；（4）绘制电路图，添加模块；（5）进行仿真测试，将模块内各部分功能输入实际值，验证运算正确性；（6）在DE2开发板上运行代码，上传新的程序，查看实际运行情况，确认乘法器可以正确工作；（7）验证结果，完成整个乘法器的设计。
（4）实验结果本次实验通过编写VHDL语言，绘制电路图，仿真测试，烧写程序等步骤，设计出一位乘法器，实现了正确乘法运算功能，实验结果如下图所示：此外，实验中使用的FPGA开发板的硬件设计采用Cyclone ll，有良好的性能和可编程性，在编程和复杂数字电路处理领域有很强的优势。
（5）总结本次实验通过实验，熟悉了1位乘法器的结构及其工作原理，掌握综合语言VHDL和FPGA编程技术，掌握了数字电路设计。
最后，本次实验完成了乘法器的设计，检验结果满足预期，获得有意义的实验教训，实现了实验目标。
用硬件描述语言设计浮点乘法器(原码一位乘法) 课程设计
计算机科学与工程学院课程设计报告题目全称：用硬件描述语言设计浮点乘法器（原码一位乘法）课程名称：计算机组成原理指导老师：职称：（注：学生姓名填写按学生对该课程设计的贡献及工作量由高到底排列，分数按排名依次递减。
序号排位为“1”的学生成绩最高，排位为“10”的学生成绩最低。
）指导老师评语：指导签字：摘要硬件乘法器，其基础就是加法器结构，它已经是现代计算机中必不可少的一部分。
其大致可分为定点乘法器和浮点乘法器。
其中浮点数的格式较定点数格式复杂，硬件实现的成本较高，完成一次浮点四则运算的时间也比定点运算要长。
但浮点数比定点数的表示范围更宽，有效精度更高，因此更适合科学与工程计算的需要。
但要求计算精度较高时，往往采用浮点运算。
浮点乘法器设计（原码一位乘法）模型就是基于“移位和相加”的算法，设浮点数A=2^AE·AM,B=2^BE·BM,则A×B=2^(AE+BE)·(AM×BM)，即阶码相加，尾数相乘。
其运算步骤可以简单的归为（1）检测能否简化操作，并置结果数符（2）阶码相加（3）尾数相乘（4）乘积规格化等。
本论文第一章讲述了该课程设计的研究背景及意义及其理论依据和实验基础、课题的难点、重点、核心问题及方向。
第二章重点讲述了原码一位乘法实现浮点乘法器设计的原理、操作流程及课程设计实验数据和结果关键词：浮点乘法器、原码一位乘法、阶码、尾数目录第1章课题背景 (3)1.1研究背景 (3)1.1.1国内外的研究现状 (3)1.1.2理论依据和实验基础 (4)1.2课题的难点、重点、核心问题及方向 (4)1.3研究目的和意义 (5)第2章课题的需求分析 (6)2.1 课题对应软硬件系统的性能 (6)2.2业务流程 (6)2.3其他需求 (7)第3章课题的设计与实现 (8)3.1课程设计的理论基础 (8)3.2开发工具简介 (8)3.2.1硬件部分 (8)3.2.2软件部分 (8)3.3课程设计的框架和流程图 (8)3.4课程设计的实现 (10)3.4.1创建工程 (10)3.4.2设计输入 (10)3.4.3约束（引脚绑定） (12)3.4.4综合 (12)3.4.5实现 (12)3.4.6 下载 (14)3. 4.7开始测试 (14)3.5结论 (16)第4章结束语 (17)第1章课题背景1.1研究背景1.1.1国内外的研究现状今日由于科技的突飞猛进，使得在一个小小的晶片上，能够容纳上百万的电晶体。
原码一位乘法器
实验一、原码一位乘法器一、引言在计算机组成原理知识教学过程中，关于二进制乘法运算是一个较难理解的环节，其中又以“定点原码一位乘法算法”是最基础的，针对这一算法设计实验方案，为学员提供实践环境，对深入理解这一问题、以及进一步的学习其他乘法乃至除法算法都十分重要。
二、定点原码一位乘法算法两个原码数相乘，其乘积的符号为相乘两数符号的异或值，数值则为两数绝对值之积。
例如：[X]原=X0X1X2…Xn，X0为符号[Y]原=Y0Y1Y2…Yn，Y0为符号则[X·Y]原=（X0⊕Y0）|（X1X2…Xn）·（Y1Y2…Yn），符号“|”表示把符号和数值邻接起来。
在计算时，符号位和数值位分别进行计算。
对于数值位，逐次按乘数每一位（从低位到高位）上的值是1还是0，决定一个相加数或者是被乘数或者是0，并向左偏移一位去加上次计算得到的和（它又被称为部分积，其初值为0），如此进行乘数位数次，最终得到乘积。
在此需要注意的是：“相加数向左偏移一位后求和”和“上次计算得到的和向右偏移一位后求和”两种求和的方法是等效的，设计乘法器时采用后一种方法，其目的是寻求部份积与乘数移位方向的一致性。
例如X的值为1101，Y的数值为1011，求X·Y数值的过程如下：三、定点原码一位乘法器的逻辑结构根据以上算法，设计定点原码一位乘法器的逻辑结构如下图所示：其中n位寄存器S1n称为部分积寄存器，初值为0，计算结束时寄存乘积高位；一位寄存器S0用以寄存乘积符号；n+1位寄存器Y0n称为被乘数寄存器；n位寄存器X1n称为乘数寄存器，初值为乘数，计算结束时寄存乘积低位；一位寄存器X0用以寄存乘数符号。
控制信号Scr用于S1n清零，低电平有效；Scp用于S1n的触发，上升沿有效；S0cp用于S 0的触发，上升沿有效，X0cp用于X0的触发，上升沿有效，并且乘法器运行时，要求先产生X 0cp，然后再产生S0cp，所以这两个信号正好应用一个正脉冲的两个边沿；Xcp用于X1n的触发，上升沿有效；Ycp用于Y0n的触发，上升沿有效；Isc用于控制X1n是选择开关组值作输入还是选择移位的部分积作输入。
定点原码一位乘法器的设计 (3)
沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位乘法器的设计院（系）：计算机学院专业：计算机科学与技术班级：4401102学号：200403011034姓名：蔡丽娇指导教师：刘泽显完成日期：2006年12月31日沈阳航空工业学院课程设计报告目录第1章总体设计方案 (1)1.1 设计原理 (1)1.2 设计思路 (1)1.3 设计环境 (2)第二章详细设计方案 (3)2.1顶层方案图的设计与实现 (3)2.1.1创建顶层图形设计文件 (3)2.1.2器件的选择与引脚锁定 (3)2.2 功能模块的设计与实现 (5)2.2.1 8位移位电路 (5)2.2.2 部分积寄存器 (7)2.2.3 乘数寄存器 (7)2.2.4 二路选择器 (8)2.2.5 计数器 (9)2.2.6 结果输出器 (11)2.3 仿真调试 (13)第3章编程下载与硬件测试 (14)3.1 编程下载 (14)3.2 硬件测试及结果分析 (14)参考文献 (15)附录（电路原理图） (16)第1章总体设计方案1.1 设计原理定点原码一位乘法器的设计主要是基于原码一位乘法的计算过成。
设计内容主要是实现输入被乘数和乘数经电路得出结果。
设计思想是：以乘数的最低位作为乘法判断位，若判断位为1，则在前次部分积（初始部分积为0）上加上被乘数，然后连同乘数一起右移一位；若判断位为0，则在前次部分积上加0，然后连同乘数一起右移一位。
重复此判断过程，直到运算n次为止(n为乘数数值部分的长度)。
1.2 设计思路原码一位乘法器主要包括ALU﹑部分积寄存器﹑乘数移位寄存器﹑被乘数寄存器和移位电路五大部分。
这五大部分就作为底层设计，其中乘数移位寄存器需要保留移出的最低位，它的最高位要接收部分积移出的最低位这两部分采用V erilog语言进行设计，顶层的乘法器采用原理图设计输入方式。
原码一位乘的数值运算中不需要考虑符号位的情况，符号位于数值位分开处理。
原码一位乘法
计算机组成原理实验实验名称：原码一位乘法实验方式：1．硬件连线，在实验箱上实现。
2．设计乘法指令，采用微程序实现。
实验项目：原码一位乘法实现方法：硬件连线，在实验箱上实现。
实验目的：能在实验箱上实现或是在软件环境中模拟实现原码一位乘法，并理解乘法实现的思想。
实验工具或设备：CP226计算机组成原理实验仪基本思想：原码一位乘法实现原理：由于原码表示与真值极为相似，只差一个符号，而乘积的符号又可通过两数符号的逻辑异或求得，因此，运算结果可以直接用于原码一位乘，只需加上符号位处理即可。
在实际的实验箱中8位被乘数放在R2中，运算开始时8位乘数放在R1中，运算结束时16位乘积的高位放在R0中，低位放在R1中，R0和R1串联移位。
完成这个定点原码一位乘法的运算规则可以用如下图所示的逻辑流程图表示。
在该乘法过程中，每次操作是根据乘数的一位进行操作，对于8位数的乘法，需要循环8次完成一个乘法操作，因此称为一位乘法。
下面用原码的乘法方法进行13（1101）×11（1011）的四位乘法演示。
1、在乘法开始之前，R0和R1中的初始值为0000和1011，R2中的值为1101。
2、在乘法的第一个循环中，判断R1的最低位为1，所以进入步骤1a，将R0的值0000加上R2的值1101，结果1101送人R0。
3、判断R0的末位是否为1。
如果为1，将R0和R1均右移一位，并将R1的右移结果加上1000；如果不为1，R0和R1直接右移一位（目的是将高位寄存器R0中移出的数据存放在低位寄存器R1，以实现R0 和R1的串联使用）。
其结果为（0110，1101）。
第一次循环过程结束。
第二次循环过程中，判断R1的最低位仍为1，进入步骤la，R0的值0110加1101，结果为10011。
判断R0的末位为1，将R0、R1均右移，并让R1的右移结果加上1000。
结果为（1001，1110）。
第三次循环中，因R1的最低位为0，进入步骤lb，R0加上0000为1001，判断R0的末位为1，将R0和R1均右移一位，并将R1的右移结果加上1000。
定点原码一位乘法器的设计
定点原码一位乘法器的设计定点原码乘法器是一种基本的数字运算电路，用于实现两个定点原码数的乘法运算。
在设计定点原码乘法器时，需要考虑两个关键方面：乘法运算的算法和乘法运算电路的实现。
一、乘法运算的算法设计：1.符号位的处理：定点原码乘法器需要考虑乘法运算的符号位。
根据乘法运算的规则，当两个数的符号位不同时，乘积的符号位为负；当两个数的符号位相同时，乘积的符号位为正。
因此，在乘法运算时，首先需要对两个乘数的符号位进行判断和处理。
2.乘法运算的主体部分：乘法运算的主体部分是通过将两个乘数的每一位进行相乘，并将结果相加得到乘积的每一位。
一般来说，乘法运算可以采用移位和加法的方式来实现。
a.移位操作：在乘法运算中，需要将乘数的每一位与被乘数的每一位相乘，并将结果相加。
因此，首先需要将乘数的每一位与被乘数的每一位相乘，移位操作可以实现该过程。
b.加法操作：乘法运算中，需要将乘数的每一位与被乘数的每一位相乘，得到中间的结果，然后将中间结果相加，得到最终的乘积。
这一步骤可以通过加法器电路来实现。
二、乘法运算电路的实现设计：在设计定点原码乘法器的电路时，需要考虑各个功能模块的实现：1.符号位处理电路：由于定点原码乘法器需要考虑两个乘数的符号位，因此需要设计一个符号位处理电路。
该电路可以根据两个乘数的符号位来判断乘积的符号位，并给出相应的控制信号。
2.移位操作电路：移位操作电路用于实现乘数的每一位与被乘数的每一位相乘。
可以采用多路选择器和移位寄存器来实现。
多路选择器用于选择当前操作的两个数位，移位寄存器用于保存被乘数的每一位。
3.加法器电路：加法器电路用于将乘数的每一位与移位操作电路中移位后的结果相加。
可以采用并行加法器来实现，通过级联多个全加器，实现两个二进制数的加法运算。
4.乘积结果输出电路：乘积结果输出电路用于将最终的乘积输出。
可以通过选择器来选择最后一位的结果，并将结果输出到寄存器中，供后续电路使用。
设计定点原码乘法器的步骤如下：1.分析乘法运算的算法，确定各个功能模块的需求和输入输出信号。
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第1章总体设计方案1.1 设计原理原码一位乘乘法器中用三个寄存器X，Y和BFJ分别存放被乘数，乘数和部分积。
乘法运算开始时，BFJ寄存器被清零，作为初始部分积。
被乘数放在X 寄存器中，乘数放在Y寄存器中。
实现部分积和被乘数相加是通过X送加法器和Y送加法器，在加法器中完成的。
加法器的输出经过移位电路向右移一位送入BFJ寄存器中。
Y寄存器是用移位寄存器实现的，其最低位用作Y送加法器的控制命令。
因为原码一位乘是通过乘数的最低位是1还是0来确定加数的，当乘数的最后一位为1的时候，部分积加上被乘数，当乘数的最后一位为0的时候，部分积加上0。
加法器最低一位的值，在右移的过程中将被移入Y寄存器的最高数值位，这样就使积的低位部分被保存在Y寄存器中，最开始的乘数在逐位右移的过程中不断丢失，直到移位结束。
乘法运算完成以后BFJ寄存器中保存的数值是乘积的高位部分，Y寄存器即乘数寄存器中保存乘积的低位部分。
1.2设计思路实现原码一位乘乘法的逻辑框图如图1.2所示，BFJ存放部分积，X存放被乘数，Y存放乘数。
一个实现一位原码乘法运算的运算器可以由一个被乘数寄存器，一个乘数寄存器，一个部分积寄存器，一个加法器，一个计数器，二选一选择电路以及移位电路七个模块构成。
顶层的乘法器模块采用原理图设计输入方式。
被乘数寄存器模块中X为被乘数输入端，LOAD为数据打入电平，CLK为输入脉冲，XOUT为数据输出端口。
乘数寄存器模块中Y为乘数输入端，LOAD为数据打入电平，CLK位输入脉冲，INPUT为部分积最低位输入端，YOUT为数据输出端口，LOWBIT为数乘数最低位输出端。
部分积寄存器中IN为部分积右移一位以后的数据输入端，CLR为清零电平，CLK为输入脉冲，HIGH为加法器的进位输入端，OUT为部分积右移一位后数据输出端。
图1.2实现原码一位乘法的逻辑电路框图计数器模块中CLR为清零端，CLKI为输入脉冲，CLKO为脉冲输出。
二选一选择电路中IN为被乘数输入端口，CTR为控制信号输入。
OUT为数据输出。
二选一选择电路模块用原理图输入方式，被乘数寄存器，乘数寄存器，部分积极寄存器和计数器模块采用verilog HDL语言设计输入方式。
首先，单独调试仿真每个模块，确定在没有错误以后，再对整个运算器模块进行仿真。
在没有错误的前提下，生成furui.bit文件下载到XCV200可编程逻辑芯片中经硬件测试验证运算结果。
1.3 设计环境·硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机。
·EDA环境：Foundation 3.1设计软件。
第二章详细设计方案2.1 顶层方案图的设计与实现顶层方案图实现原码一位乘法运算的逻辑功能，采用原理图设计输入方式完成，电路实现基于XCV200可编程逻辑芯片。
完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。
2.1.1创建顶层图形设计文件顶层图形文件主要由两个数据输入端，一个脉冲输入端，一个启停控制端，一个数据输出端组成。
定点原码一位乘乘法器的顶层原理图见图2.1。
2.1.2器件的选择与引脚锁定（1）器件的选择硬件设计环境基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，采用目标芯片为Xlinx XCV200可编程逻辑芯片。
（2）引脚锁定把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，原理图中各信号及Xlinx XCV200芯片引脚对应关系如下表：2.2第二层方案图的设计与实现第二层图形文件主要由两个数据输入端，一个脉冲输入端，一个启停控制端，一个数据输出端以及相对应的被乘数寄存器模块，乘数寄存器模块，部分积寄存器模块，加法器模块，计数器模块，数据选择电路模块以及移位电路模块组成。
第二层原理图见图2.2。
计数器模块起控制整个运算过程的作用。
实现控制器的功能，其它所有需要脉冲的模块均受计数器即控制器的控制。
当控制器的输入端（清零端）为低电平的时候，控制器才启动整个运算过程，只有当控制器的输出出现脉冲的时候，其它需要脉冲的模块才开始工作，当达到需要运算次数后，控制器封锁脉冲。
各寄存器保持值不变。
被乘数寄存器模块的功能是实现被乘数寄存，接收来自外部输入数据,提供选择器模块的输入。
乘数寄存器模块的功能是实现乘数的寄存，接收来自外部输入数据,还具有向右移位的功能，将从部分积寄存器传来的数据保存在最高位，同时将乘数的最低位输出作为数据选择器的控制端。
也作为最后乘积的低位部分寄存器。
数据选择器模块的功能是实现数据的选择，当从乘数寄存器传来的控制信号为高电平时，输出为被乘数，作为加法器的一个输入，当从乘数寄存器传来的控制信号位低电平时，输出为零，作为加法器的输入。
部分积寄存器模块的功能是寄存从移位电路传过来的数据，作为加法器的输入。
移位电路模块起将部分积移位的作用，同时达到了让所有模块在同一个脉冲下工作脉冲同步的作用，由于用组合逻辑电路形成的移位电路不需要脉冲的打入就能工作，当加法器的输出改变时，移位电路就将移位后的部分积送给了部分积寄存器，而不需要让部分积先将未移位的部分积打如寄存器，再移位的过程。
图2.1 定点原码一位乘乘法器的顶层原理图图2.2 定点原码一位乘乘法器的第二层原理图2.3功能模块的设计与实现被乘数寄存器模块，乘数寄存器模块，计数器模块，部分积寄存器模块用verilog HDL语言设计输入方式实现。
数据选择器模块用原理图设计输入方式实现。
2.3.1被乘数寄存器模块的设计与实现此模块用Verilog HDL语言输入方式设计，运算位数为8位，实现被乘数的接收及寄存，提供选择器模块的输入。
用X总线输入，XOUT总线输出。
当输入端LOAD为高电平的时候，被乘数寄存器把总线X的数据打入，当LOAD为低电平的时候，被乘数寄存器保持数据不变。
该模块的符号如图2.31。
图2.311 被乘数寄存器的符号Verilog代码如下：module JICUNQIX (CLK, X, LOAD, XOUT) ;input CLK ;input [7:0] X ;input LOAD ;output [7:0] XOUT ;reg [7:0]XOUT;// add your declarations herealways (posedge CLK)beginif(LOAD)XOUT=X;end// add your code hereendmodule被乘数寄存器模块功能仿真见图2.312图2.312被乘数寄存器模块功能仿真当脉冲的上升沿到来的时，数据被打入寄存器，符合要求。
2.3.2乘数寄存器模块的设计与实现此模块用Verilog HDL语言输入方式设计，运算位数为8位，实现乘数的接收及寄存，还具有向右移位的功能。
Y总线做为输入，YOUT总线作为输出。
当LOAD为高电平的时候，总线Y上的数据被打入乘数寄存器中。
当LOAD为低电平的时候，每到来一个脉冲，乘数寄存器向右移动一位，并将从INPUT进入的数据打入最高位，同时将最低位的值赋给输出端LOWBIT。
实现乘数寄存和移位。
该模块的符号如图2.321。
图2.321乘数寄存器的符号Verilog代码如下：module JICUNQIY (LOAD, INPUT, Y, CLK, LOWBIT, YOUT) ;input LOAD ;input INPUT ;input [7:0] Y ;input CLK ;output LOWBIT ;output [7:0] YOUT ;reg LOWBIT;reg [7:0]YOUT;// add your declarations herealways (posedge CLK)beginif(LOAD)beginYOUT=Y;LOWBIT=YOUT[0];endelsebeginYOUT =YOUT>>1;YOUT[7]=INPUT;LOWBIT=YOUT[0];endend// add your code hereendmodule乘数寄存器模块功能仿真见图2.322图2.322乘数寄存器模块功能仿真LOAD为高电平的时候，数据被打入。
以后每个脉冲的上升沿到来是INPUT 被打入最高位。
2.3.3部分积寄存器模块的设计与实现此模块用Verilog HDL语言输入方式设计，运算位数为8位，功能是寄存从移位电路传过来的数据，作为加法器的输入。
总线IN作为输入，总线OUT作为输出。
当CLR为高电平的时候，部分积寄存器的输出被清零。
当CLR为低电平的时候，每到来一个脉冲，就将通过移位电路送过来的值赋给输出端OUT。
该模块的符号如图2.331。
图2.331部分积寄存器的符号Verilog代码如下：module JCQBFJ (CLK, CLR, IN, HIGH, OUT) ;input CLK ;input CLR ;input [7:0] IN ;input HIGH ;output [7:0] OUT ;reg[7:0]OUT;// add your declarations herealways (posedge CLK)beginOUT[7:0]=IN[7:0];OUT[7]=HIGH;end// add your code hereendmodule部分积寄存器模块功能仿真见图2.332图2.332部分积寄存器模块功能仿真输出数据即为输入数据，符合设计要求。
2.3.4计数器模块的设计与实现此模块用Verilog HDL语言输入方式设计，起控制整个运算过程的作用。
当CLR为高电平的时候，计数器被清零，同时CLKO为高电平。
以后每进来一个脉冲，计数器加1，直到加到7，也就是乘数移位次数达到8次的时候，CLKO 输出为低电平。
该模块的符号如图2.341。
图2.341计数器模块的符号Verilog代码如下：module JiShuQi (CLKI, CLR, CLKO) ;input CLKI ;input CLR ;output CLKO ;reg CLKO;reg [3:0]temp;// add your declarations herealways (posedge CLKI or posedge CLR)beginif(CLR)begin;temp=0;CLKO=1;endelsebeginif(temp==7) CLKO=0;elsetemp=temp+1;endend// add your code hereendmodule计数器模块功能仿真见图2.342图2.342 计数器模块功能仿真当计数脉冲达到8的时候，脉冲输出恒为低电平脉冲，符合设计要求，能达到控制作用。