集成触发器和数字触发电路
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第四章 触发器
CP Q
SD
Q
RD
RD S R
干扰信号
1S C1 1R S CP R
Q
跳变
4-2-3. 主从触发器
主从RS RS触发器 一 . 主从RS触发器 1．电路结构
由两级同步RS触发器串联 由两级同步RS触发器串联 RS 组成。 组成。 G1～G4组成从触发器， 组成从触发器，
Q' Q' & G6 1 G9 从 触 发 器 Q Q
G1 &
&
G2
G3 &
&
G4
CP'
组成主触发器。 G5～G8组成主触发器。
CP 与CP’互补，使两个触 互补， 互补
发器工作在两个不同的时 区内。 区内。
主 G5 & 触 发 器 G7 &
&
G8
R
CP
S
主从触发器的触发翻转分为两个节拍： 主从触发器的触发翻转分为两个节拍：
2．工作原理
01
从 触 发 器 Q Q0 1 G2
CP'
0 Q'
主 G5 & 触 1 发 器 G7 & &
1' Q 1
&
0
S
G9
功能表
R Qn 0 1 0 1 0 1 0 1 Qn+1 0 1 0 0 1 1 × × 功能 保持 置0 0 0 0 0 0 1 0 1 1 1 0 0
G6 1
0
G8
置1
0
R CP
1
S
1
1 1 1 1
不定
CP
G7、 G3、 G7、G8 G3、G4 封 锁
KC41C电路
16引脚双列直插式集成元件 16引脚双列直插式集成元件 用于单相或三相全控桥式装 置 15脚输出两个窄脉冲 1脚和15脚输出两个窄脉冲 脚和15 脉冲宽度由R8、C2的值决定 脉冲宽度由R8、C2的值决定 R8
KC04各点电压波形 各点电压波形
集成触发器和数KC41C六路双脉冲形成器 六路双脉冲形成器件 一块KC41C与三块 一块KC41C与三块 KC41C KC04组成三相全控桥双 KC04组成三相全控桥双 脉冲触发电路。 脉冲触发电路。
集成触发器和数字触发电路
总
结
1、集成触发器和数字触发器的特点。 2、KC41C与KC04组成的集成触发器的功能。 3、数字触发器的工作原理。
三相全控桥集成触发电路
集成触发器和数字触发电路
三、数字触发电路
微机控制数字触发系统框图
集成触发器和数字触发电路
利用T0、 构成 位定时、 构成16位定时 利用 、T1构成 位定时、计数 器。 计数溢出时， 计数溢出时，向CPU发出中断请 发出中断请 执行中断程序。发出触发信号。 示，执行中断程序。发出触发信号。
集成触发器和数字触发电路
一、KC04移相集成触发器 KC04移相集成触发器 16引脚双列 16引脚双列 直插式集成元件 用于单相或 三相全控桥式装 置 1脚和15脚 脚和15脚 15 输出两个窄脉冲 脉冲宽度由 R8、C2的值决定 R8、C2的值决定
集成触发器和数字触发电路
一、KC04移相集成触发器 KC04移相集成触发器
KC41C六路双脉冲形成器 六路双脉冲形成器
集成触发器和数字触发电路
二、KC41C六路双脉冲形成器 KC41C六路双脉冲形成器 六路双脉冲形成器件 一块KC41C与三块 一块KC41C与三块 KC41C KC04组成三相全控桥双 KC04组成三相全控桥双 脉冲触发电路。 脉冲触发电路。
数电第4章触发器课件
与该当前的输入信号有关，而且与此前电路的状态有关。
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2
4.1 概述 一、触发器的概念及特点 １.概念：
FF: (Flip-Flop, 简称FF)能够存储１位二进制信号 的基本单元电路。
２.特点： （１）有两个稳定的状态：０状态和１状态。 （２）在触发信号控制下，根据不同输入信号可置成 0或1状态。 （触发信号为时钟脉冲信号）
第4章 触发器
4.1 概述
4.2 基本SR触发器（SR锁存器）
4.3 同步触发器（电平触发）
4.4 主从触发器（脉冲触发）
4.5 边沿触发器（边沿触发） 4.6 触发器的逻辑功能及描述方法 4.7 集成触发器 4.8 触发器应用举例
作业题
【5】【6】【8】【11】
1
时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅
1、电路结构 以基本SRFF为基础，增加两个与非门。
置1端 时钟信号 (高电平有效) （同步控制）
置 0端 (高电平有效)
图4-5 同步SRFF
13
2、工作原理
分析CLK=0时： 有 SD’ =RD’=1， 则Q、Q’不变。 分析CLK=1时： （1）S=R=0时，有SD’ =RD’=1：Q、Q’不变(保持原态） （2）S =0, R=1：输出Q=0, Q’=1 （置0状态） （3）S =1, R=0：Q=1, Q’=0 （置1状态） （4）S=R=1：Q=Q’=1（未定义状态）
t t
1
主
O
Q
从
O
图4-13 主从JKFF波形
触发器专业知识课件
VCC
S S 1S CP C1 R 1R RD R
CP Q RD QR
S
解：
Q 原态未知
EXIT
同步 D 触发器
1．电路构造及逻辑符号
集成触发器
2．逻辑功能分析及描述
EXIT
集成触发器
5.同步触发器空翻现象
CP
O S
O
R
bc
gh
Oa Q
f de
O
动作特点： t 在CP＝1旳全部时间里，S或
R旳变化都能引起触发器输出 端状态旳变化。 t
在判断主从 F 次态时必须注意：
只有在CP=1旳全部时间里，输入不变，才干根据
CP 前一时刻旳输入来判断次态。
不然，必须考虑CP=1期间输入旳全部变化，才干
拟定次态。
S
G8
&
G6
&
Q’
G4
&
G2
&
Q
CP
R&
G7
& Q’ &
G5
1
G3
主触发器 G9
&
Q
G1
从触发器
EXIT
集成触发器
（二）主从JK触发器（为了清除约束条件）
2. 有约束条件。
EXIT
集成触发器
二、同步触发器 Synchronous Flip - Flop
实际工作中，触发器旳工作状态不但要由触发输入 信号决定，而且要求按照一定旳节拍工作。为此，需要 增长一种时钟控制端 CP。
CP 即 Clock Pulse，它是一串 周期和脉宽一定旳矩形脉冲。
具有时钟脉冲控制旳触发器称为时钟触发器， 又称钟控触发器。
实验五触发器及其应用(仿真)一、实验目的
实验五 触发器及其应用（仿真）一、实验目的1．掌握JK 触发器和D 触发器的逻辑功能。
2．掌握触发器相互转换的方法。
3．掌握集成JK 触发器和集成D 触发器的使用方法。
二、实验相关知识1．JK 触发器数字集成触发器74112内部有两个独立的下降沿触发的JK 触发器，其逻辑符号和仿真元件引线排列如图5-1所示。
CLR 是异步置0端D R ， PRE 是异步置1端D S 。
特性方程是：2．D 触发器数字集成触发器7474内部有两个独立的上升沿触发的D 触发器，其逻辑符号和仿真元件引线排列如图5-2所示。
其特点是次态（Q n+1）输出仅取决于CP 上升沿到达时D 端输入信号的状态，而与在此以前或以后D 的状态无关。
其特性方程是： Q n+1 = D三、实验预习要求与思考1．阅读实验相关知识。
2．按要求设计“实验内容”中的电路，画出逻辑图。
n n n Q KQ J Q 1（b ） 仿真元件引线排列（a ） 逻辑符号图5-1 74112的逻辑符号和仿真元件引线排列1J C1 1K Q＞ J CP K R D S DRSQ（a ） 逻辑符号（b ） 仿真元件引线排列图5-2 7474的逻辑符号和仿真元件引线排列四、实验内容1．设计电路验证JK触发器74112的逻辑功能。
建议示波器A通道接时钟脉冲、B通道接输出端Q，Q 和Q端接指示灯。
表5-1 JK触发器逻辑功能验证表（1）由表5-1可以得出PRE’和CLR’的优先级哪个高？（2）由表5-1可以得出JK触发器的特性方程：。
2．设计电路验证D触发器7474的逻辑功能。
建议示波器A通道接时钟脉冲、B通道接输出端Q，Q 和Q端接指示灯。
表5-2 D触发器逻辑功能验证表（1）比较7474和74112的复位、置位端的异同。
（2）由表5-2可以得出D触发器的特性方程： 。
3．比较D触发器、JK触发器逻辑表达式，用适当的逻辑门实现D触发器与JK触发器的逻辑功能互相转换，并验证之。
数字电子技术优质课件精选集成触发器02
状态Q的改变时间：CP下沿
Q 保持 Q 改变
Q的次态值：取决于CP=1的输入（R与S）
进一步说明：Q的值， 只能在CP下沿变，其它时间不会变
Q主的值，可能在CP=1改变多次
(4-36)
X表示
CP S R
Qn+1
CP=1/0
X X X Qn
00
Qn
01
0
10
1
11
1*
(4-37)
画波形
CP S R
按功能分类：R-S触发器、D型触发器、 JK触发器、T型触发器等。
(4-4)
5.1 基本 触发器
1. 基本 R－S 触发器
正常情况下， 两输出端的状态 保持相反。通常 以Q端的逻辑电 平表示触发器的 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
Q
Q
反馈线
& G1
& G2
SD 两输入端
RD
(4-5)
触发器输出与输入的逻辑关系
(1) SD=1，RD = 0
设触发器原态 为“1”态。
1Q 0 & G1
1
Q0 1
& G2 0
翻转为“0”态
SD 1
RD 0
(4-6)
设原态为“0”态
结论: 不论 触发器原来 为何种状态， 当 SD=1，
RD=0时， 将使触发器 置“0”或称 为复位。
触发器保持
“1”态不变
1Q
Q0
1
0
& G1 0
& G2 1
SD 0 置位
RD 1
(4-9)
(3) SD=1，RD = 1
知识模块二十二常用集成触发器
二、集成JK触发器
▪ 1．同步JK触发器 （1）电路组成
同步JK触发器的电路组成如图22—8所示。
图22—8 同步JK触发器
（a）逻辑电路
（b）逻辑符号
（3）状态表
同步JK触发器的状态表如表22—5所示。 表22—5状态表
从表22—5中可知：
①当J=0，K=1时Q，n1 JQn KQn ，置“0”。
端连在一起，即采用了同步控制。设所有触发器的初始状态都处于0状态（Q=0， =1）。在控制时钟的连续作用下，被存储的二进制数（0101B）一位接一位地从 左向右移动。根据D触发器的特点，当时钟脉冲沿到来时，输出端的状态与输入 端状态相同，Qn+1=D。所以在时钟端每来一个CP脉冲都会引起所有触发器状态 向右移动一位，若来4个时钟脉冲，移位寄存器就存储了4位二进制信息 Q0Q1Q2Q3=0101。
▪ ②S端输入均为低电平时，输出状态不定, 即R=S=0，Q= =1，违反了互补关系。 当RS从00变为11时，则Q（）=1（0），Q（[]）=0（1），状态不能确定，如 图22—3所示。
▪ ③与非门构成的基本RS触发器的功能，可简化为如表22—2所示。
表22—2基本RS触发器功能表
▪ 2．同步RS触发器
功能表如表22—7所示。其中CP为时钟输入端，D为数据输入端，Q、 为互Q 补输
出端， 为直RD接复位端，低电平有效， 为S直D接置位端，低电平有效， 和RD
S
用来设置初始状态。
D
图22—14双上升沿D触发器(74LS74)
(a)实物
(b)引脚图
(C)外引线图
表22—7双上升沿D触发器74LS74功能表 符号说明：Ф表示无效状态。
TTL集成主从RS触发器74LS71的引脚分布和逻辑符号如图22—7所示，功 能表如表22—4所示。触发器分别有3个S端和3个R端，均为与逻辑关系，即 1R=R1•R2•R3, 1S=S1•S2•S3。使用中如有多余的输入端，要将它们接至高电 平。触发器带有清零端(置0)RD和预置端(置1)SD,它们的有效电平为低电平。
数字电路触发器
时序测试
检查触发器在时钟信号的驱动下是否 能够准时地翻转状态，并确保建立时 间和保持时间满足设计要求。
鲁棒性测试
模拟各种异常情况，如电源电压波动、 时钟信号抖动等，以检验触发器的鲁 棒性和稳定性。
触发器的测试实例
JK触发器测试
通过设置不同的J和K输入信号， 观察触发器的输出状态，验证其 功能正确性。
平时，输出状态保持不变。
T触发器和T'触发器
总结词
T触发器和T'触发器是特殊类型的触发器，具有时钟控制的功能。
详细描述
T触发器和T'触发器只有一个输入端T和一个输出端Q。在时钟信号的上升沿时，T触发器的输出状态会 翻转；在时钟信号的下降沿时，T'触发器的输出状态会翻转。如果T为高电平，则T触发器的输出状态 会一直保持高电平；如果T为低电平，则T'触发器的输出状态会一直保持低电平。
D触发器
总结词
D触发器是一种边沿触发的触发器，只在时钟信号的上升沿或下降沿时触发。
详细描述
D触发器只有一个输入端D和两个输出端Q和Q'。在时钟信号的上升沿或下降沿时，D触发器的输出状态会根据输 入端D的状态而改变。如果D为高电平，则Q为高电平，Q'为低电平；如果D为低电平，则Q为低电平，Q'为高电 平。
02
存储功能
触发器能够存储二进制信息，并 在时钟信号的下一个边缘再次翻来自转。04输入特性
触发器有两个输入端，分别用于 接收数据输入和控制信号。
触发器的参数
01
建立时间
触发器在时钟信号的边缘之前需要 接收数据的时间。
传播延迟
从时钟信号的边缘到触发器输出稳 定状态所需的时间。
03
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三相全控桥集成触发电路
集成触发器和数字触发电路
三、数字触发电路
微机控制数字触发系统框图
集成触发器和数字触发电路
三、数字触发电路
1、单片机控制触发系统的工作原理
❖ 利用T0、T1构成16位定时、计数 器。
❖ 计数溢出时，向CPU发出中断请 示，执行中断程序。发出触发信号。
集成触发器和数字触发电路
KC41C外形端子排列
集成触发器和数字触发电路
二、KC41C六路双脉冲形成器
KC41C各点电压波形
集成触发器和数字触发电路
二、KC41C六路双脉冲形成器
❖ 三块KC04的两路脉冲接到 KC41C的1－6端。 ❖ 由10－15端输出。 ❖ 经V1－V5进行功率放大。 ❖ V7为电子开关管，引脚7处于 低电位时各路正常输出脉冲；否 则无输出脉冲。
KC04各点电压波形
集成触发器和数字触ห้องสมุดไป่ตู้电路
二、KC41C六路双脉冲形成器
❖ 六路双脉冲形成器件 ❖ 一块KC41C与三块KC04组成三相全 控桥双脉冲触发电路。
KC41C六路双脉冲形成器
集成触发器和数字触发电路
二、KC41C六路双脉冲形成器
❖ 六路双脉冲形成器件 ❖ 一块KC41C与三块KC04组成三相全 控桥双脉冲触发电路。
❖ P1口用作输入口，读 α的设定值。
❖ P3.2作为外部中断输 入端。
❖ 输出脉冲经并行接口 芯片8155输出
集成触发器和数字触发电路
总结
1、集成触发器和数字触发器的特点。 2、KC41C与KC04组成的集成触发器的功能。 3、数字触发器的工作原理。
作业：P135 4－10
三、数字触发电路
1、单片机控制触发系统的工作原理
❖ 三相全控桥每周期要发出6对脉冲。 ❖ 以A点（线电压过零点）作为基准 点。 ❖ 第一对脉冲距离基准点为α，之后 每隔60°发一对脉冲。 ❖ 系统共用三个中断源：外部同步信 号中断INT0定时器T0、T1计时中断。 第一对脉冲的计时由T0完成，其余5对 脉冲的计时由T1完成。
集成触发器和数字触发电路
一、KC04移相集成触发器
❖ 16引脚双列直插式集成 元件 ❖ 用于单相或三相全控桥 式装置 ❖ 1脚和15脚输出两个窄 脉冲 ❖ 脉冲宽度由R8、C2的 值决定
集成触发器和数字触发电路
一、KC04移相集成触发器
❖ 16引脚双列直插式集成元件 ❖ 用于单相或三相全控桥式装置 ❖ 1脚和15脚输出两个窄脉冲 ❖ 脉冲宽度由R8、C2的值决定
集成触发器和数字触发电路
三、数字触发电路
1、单片机控制触发系统的工作原理
输出脉冲程序流程图
集成触发器和数字触发电路
三、数字触发电路
2、单片机控制触发系统的硬件设置
❖ 外接EPROM2716
❖ P0口用作数据线和 2716的低8位地址线，数 据和地址分时控制。
❖ 74LS373为地址锁存 器。
❖ P2口用作2716的高位 地址线。
集成触发器和数字触发电路
三、数字触发电路
微机控制数字触发系统框图
集成触发器和数字触发电路
三、数字触发电路
1、单片机控制触发系统的工作原理
❖ 利用T0、T1构成16位定时、计数 器。
❖ 计数溢出时，向CPU发出中断请 示，执行中断程序。发出触发信号。
集成触发器和数字触发电路
KC41C外形端子排列
集成触发器和数字触发电路
二、KC41C六路双脉冲形成器
KC41C各点电压波形
集成触发器和数字触发电路
二、KC41C六路双脉冲形成器
❖ 三块KC04的两路脉冲接到 KC41C的1－6端。 ❖ 由10－15端输出。 ❖ 经V1－V5进行功率放大。 ❖ V7为电子开关管，引脚7处于 低电位时各路正常输出脉冲；否 则无输出脉冲。
KC04各点电压波形
集成触发器和数字触ห้องสมุดไป่ตู้电路
二、KC41C六路双脉冲形成器
❖ 六路双脉冲形成器件 ❖ 一块KC41C与三块KC04组成三相全 控桥双脉冲触发电路。
KC41C六路双脉冲形成器
集成触发器和数字触发电路
二、KC41C六路双脉冲形成器
❖ 六路双脉冲形成器件 ❖ 一块KC41C与三块KC04组成三相全 控桥双脉冲触发电路。
❖ P1口用作输入口，读 α的设定值。
❖ P3.2作为外部中断输 入端。
❖ 输出脉冲经并行接口 芯片8155输出
集成触发器和数字触发电路
总结
1、集成触发器和数字触发器的特点。 2、KC41C与KC04组成的集成触发器的功能。 3、数字触发器的工作原理。
作业：P135 4－10
三、数字触发电路
1、单片机控制触发系统的工作原理
❖ 三相全控桥每周期要发出6对脉冲。 ❖ 以A点（线电压过零点）作为基准 点。 ❖ 第一对脉冲距离基准点为α，之后 每隔60°发一对脉冲。 ❖ 系统共用三个中断源：外部同步信 号中断INT0定时器T0、T1计时中断。 第一对脉冲的计时由T0完成，其余5对 脉冲的计时由T1完成。
集成触发器和数字触发电路
一、KC04移相集成触发器
❖ 16引脚双列直插式集成 元件 ❖ 用于单相或三相全控桥 式装置 ❖ 1脚和15脚输出两个窄 脉冲 ❖ 脉冲宽度由R8、C2的 值决定
集成触发器和数字触发电路
一、KC04移相集成触发器
❖ 16引脚双列直插式集成元件 ❖ 用于单相或三相全控桥式装置 ❖ 1脚和15脚输出两个窄脉冲 ❖ 脉冲宽度由R8、C2的值决定
集成触发器和数字触发电路
三、数字触发电路
1、单片机控制触发系统的工作原理
输出脉冲程序流程图
集成触发器和数字触发电路
三、数字触发电路
2、单片机控制触发系统的硬件设置
❖ 外接EPROM2716
❖ P0口用作数据线和 2716的低8位地址线，数 据和地址分时控制。
❖ 74LS373为地址锁存 器。
❖ P2口用作2716的高位 地址线。