一种基于横向PNP管的低失调CMOS带隙基准源

另一方面， 由于电压阈值失配， 沟道调制效应 等， 带隙中镜像电流匹配精度有限， 引起基准电压
收稿日期： ２００６－ ０７－ ２３
精度下降［５， ６］。采用长沟道器件或共源共栅电流镜可 以提高镜像电流的匹配精度。
为减少运放 ＶＯＳ 及电流失配对带隙基准源的影 响， 基于横向寄生 ＰＮＰ 管， 文中提出了一种低失调 的高精度 ＣＭＯＳ 带隙基准源。一方面， 该带隙能够 以较小的面积代价将运放 ＶＯＳ 误差降 低 约 ５０％， 且 不增加功耗； 另一方面， 它能够有效抑制镜像电流 失配带来的误差。
Ｖｔ 的温度系数为＋０．０８６ｍＶ ／℃， 选择合适的 ｋｌｎ（ Ｎ）
（ ≈２３） ， 就能获得零温度系数的电压基准。
但实际上， 由于运放失调及电流失配， 基准电
压精度将下降。设运放失调为 ＶＯＳ， 电流失配为 !， 即 ＶＢ＝ＶＡ＋ＶＯＳ， Ｉ２＝Ｉ１ （ １＋!） 。 得 与 绝 对 温 度 成 正 比 的
ＰＴＡＴ电流和基准电压分别为
ＩＰＡＴＡ＝（ Ｖｔ ｌｎＮ＋Ｖｔ !） ／ Ｒ１
（ ２）
Ｖｒｅｆ＝ｋＶｔ ｌｎＮ＋ｋＶｏｓ ＋ｋＶｔ !
（ ３）
ｋ＝ Ｒ２ ／Ｒ１ 为电阻比例因子。可见， 运放 ＶＯＳ 和电
流失配 ! 将导制带隙电压精度下降。由于 ＶＯＳ 倍乘
以 ｋ， 且 ｋｌｎ（ Ｎ） ≈２３ 近似为常数， 提高 Ｎ 值， 减少 ｋ
Ｉ１＝｛ Ｖｔｌ ｎ （
ＩＥ２ ＡＥ２
ＩＥ３ ＡＥ３
ＡＥ１ ＩＥ１
ＡＥ４ ＩＥ４
） ＋ＶＯＳ３｝ ／ Ｒ１
（ ５）
注意到 ＩＥ１＝ＩＥ３＝Ｉ１， ＩＥ２＝ＩＥ４＝Ｉ２， 尽管 Ｉ１～Ｉ２ 存在失配， ＩＥ１～
ＩＥ４ 仍能从式（ ５） 相互抵消， 进一步导出：
Ｉ１＝［ Ｖｔ ｌｎ（ Ｎ×Ｎ） ＶＯＳ３］ ／ Ｒ１
可见， 在不显著增加功耗前提下， 提出带隙基 准源的核心电路能够以近似一倍的芯片面积代价， 明显降低运放失调电压导制的误差， 并自动抑制电 流失配引入的温漂， 从而实现了低失调， 低温漂的 高精度带隙基准源。
４ 电路实现 基 于 ０．３５ !ｍ 标 准 ＣＭＯＳ 工 艺 实 现 了 基 于 横
向寄生 ＰＮＰ 管实现的新结构低失调带隙基准源， 全 电路如图 ３ 所示， 它由带隙主体、运放电路、偏置电 路和启动电路 ４ 部分组成。
Ｑ１， Ｑ２， Ｑ５， Ｍ１～Ｍ３ 和 Ｒ１～Ｒ２ 为带隙主体部分， Ｑ１～Ｑ４ 和 Ｒ１ 是低 失 调 带 隙 的 核 心 部 分 ， Ｑ３～Ｑ４ 集 电极和基极分别交叉连接， 且 Ｑ３～Ｑ４ 采用环形窄基 区 的 横 向 寄 生 ＰＮＰ， 以 增 大 集 电 级 的 电 流 收 集 能 力， 抑制纵向寄生效应的影响。Ｍ４～Ｍ１１ 和 Ｃｃ 为运 放电路， Ｍ４～Ｍ５ 适当放宽设计尺寸， 并采用共中心 版图布局， 以减少输入端失调电压。运放采用两级 结构， 其中 Ｍ９ 为电平位移管， 设计结果为电压增益 为 ７５ｄＢ， ＰＳＲＲ 为 ７５ｄＢ， 相位裕度为 ７００。由于交叉 连接引入局部正反馈， 运放已预留足够相位裕度以 避免环路振荡。ＭＢ１～ＭＢ６ 及 Ｒ３， 构成与电源电压无 关的偏置电路， 设计合适的 Ｒ３， 可确定偏置电路 和 运放电路的功耗。
Ｖｒｅｆ＝ＶＥＢ１＋ｋ１Ｖｔｌｎ（ Ｎ×Ｎ） ＋ｋ１Ｖｏｓ１＋ｋ１Ｖｔｌｎ（ !１＋!２） （ ４） ｋ１＝ Ｒ２ ／Ｒ１， 零 温 度 系 数 补 偿 条 件 变 为 ｋ１ｌｎ（ Ｎ·Ｎ） ≈ ２３， 同样以 Ｎ＝８ 为例， ｋ１＝５．５， 运放 ＶＯＳ１＝±５ｍＶ 导制 基准电压失调 !Ｖｒｅｆ＝±２７．５ｍＶ， 与带隙 １ 失调±５５ｍＶ 相比， 误差下降 ５０％， 而芯片面积仅增加约 １ 倍， 相
ＭＳ１～ＭＳ５ 为启动电路部分， 当电路处于零电流 状态时， ＭＳ１ 导通， Ｄ 点为高电平， ＭＳ３ 导通使 Ｃ 点 电位被拉低， ＭＳ５ 导通对偏置电路充电， 电路摆脱 零电流简并点， 启动完成后， ＭＳ２ 导通， 把 Ｄ 点电位 拉低， 使 ＭＳ３， ＭＳ５ 截止。 设计 ＭＳ１ 的 Ｗ ／Ｌ 小而 ＭＳ２ 的 Ｗ ／Ｌ 较大， 启动电路静态电流很小。
２ 典型带隙基准源
图 １ 为传统 ＣＭＯＳ 带隙基准源 （ 简称带隙 １） 。
理想情况下， 参照文献［ ３］ 推导， 得基准电压为
Ｖｒｅｆ＝ＶＥＢ１＋
Ｒ Ｒ
２ １
Ｖｔ ｌｎ（ Ｎ） ＋ＶＥＢ１＋ｋＶｔ ｌｎ（ Ｎ）
（ １）
ＶＥＢ１ 的 温 度 系 数 为 － ２ｍＶ ／℃（ ＠２７℃， ＶＥＢ１＝６５０ｍＶ） ，
Ａｂｓｔｒ ａｃｔ： Ｂａｓｅｄ ｏｎ ｔｈｅ ｐａｒａｓｉｔｉｃａｌ ｌａｔｅｒａｌ ＰＮＰ， ａ ｎｏｖｅｌ ＣＭＯＳ ｂａｎｄｇａｐ ｖｏｌｔａｇｅ ｒｅｆｅｒｅｎｃｅ ｗｉｔｈ ｌｏｗ ｏｆｆｓｅｔ ｉｓ ｐｒｅｓｅｎｔｅｄ． Ｔｈｅ ｅｒｒｏｒｓ ｃａｕｓｅｄ ｂｙ ｔｈｅ ｉｎｐｕｔ－ ｏｆｆｓｅｔ ｖｏｌｔａｇｅ ｏｆ ｔｈｅ ＯＰ－ ＡＭＰ ａｎｄ ｔｈｅ ｍｉｓｍａｔｃｈ ｏｆ ｃｕｒｒｅｎｔ ｍｉｒｒｏｒ ｃａｎ ｂｅ ｍｉｎｉｍｉｚｅｄ ｉｎ ｔｈｅ ｐｒｏｐｏｓｅｄ ａｒｃｈｉｔｅｃｔｕｒｅ． Ｓｉｍｕｌａｔｉｏｎ ｓｈｏｗｓ ｔｈａｔ， ｔｈｅ ｏｕｔｐｕｔ ｖｏｌｔａｇｅ ｉｓ １．２２８ ０Ｖ ａｔ ２７℃， ｔｈｅ ｔｏｔａｌ ｖａｒｉａｔｉｏｎ ｏｆ ｏｕｔｐｕｔ ｖｏｌｔａｇｅ ｉｓ ｌｅｓｓ ｔｈａｎ ２．７ｍＶ ａｎｄ ｔｈｅ ｔｅｍｐｅｒａｔｕｒｅ ｃｏｅｆｆｉｃｉｅｎｔ ｉｓ １３．９ｐｐｍ／℃ ｏｖｅｒ － ４０℃￣１２５℃． Ｓｐｅｃｉａｌｌｙ， ｔｈｅ ｐｒｏｐｏｓｅｄ ｂａｎｄｇａｐ ｈａｓ ｉｍｐｒｏｖｅｄ ｓｔａｂｉｌｉｔｙ ｔｏ ｐｒｏｃｅｓｓ ｃｏｎｄｉｔｉｏｎ． Ｉｎ ａｌｌ ｐｒｏｃｅｓｓ ｃｏｒｎｅｒ， ｔｈｅ ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ ｃｈａｎｇｅｓ ｌｅｓｓ ｔｈａｎ ± ２５．３ｍＶ． Ｔｈｅ ｒｅｌａｔｉｖｅ ａｃｃｕｒａｃｙ ｉｓ ｉｎｃｒｅａｓｅｄ ｂｙ ３．３ ｔｉｍｅｓ ｃｏｍｐａｒｅｄ ｗｉｔｈ ｔｒａｄｉｔｉｏｎａｌ ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ ． Ａｔ ｌａｓｔ， ａ ｃｏｍ－ ｐｌｅｔｅ ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ ｉｓ ｄｅｓｉｇｎｅｄ ｂａｓｅｄ ｏｎ ０．３５ !ｍ ＣＭＯＳ ｐｒｏｃｅｓｓ． Ｋｅｙ ｗｏｒ ｄｓ： ｂａｎｄｇａｐ ｒｅｆｅｒｅｎｃｅ； ｌａｔｅｒａｌ ＰＮＰ； ｏｆｆｓｅｔ ｖｏｌｔａｇｅ； ｃｕｒｒｅｎｔ ｍｉｓｍａｔｃｈ
值， 能够降低 ＶＯＳ 对带隙的影响。不失一般性， 设 Ｎ＝ ８， 则 ｋ＝１１， 运放失调 ＶＯＳ＝±５ｍＶ 将引起基准偏差 !Ｖｒｅｆ＝±５５ｍＶ， 要将基准偏差!Ｖｒｅｆ 降低一倍， 需 要 将 Ｎ 增加到 ６４， 意味着芯片面积增加约 ７ 倍， 因此， 对
于带隙 １， 增加芯片面积去降低运放 ＶＯＳ 的代价较 大。考虑电流失配， 同样以 Ｎ＝８， ｋ＝１１ 为例， 电流失
中图分类号： ＴＮ４
文献标识码： Ａ
文章编号： １０００－ ７１８０（ ２００７） ０７－ ０１５６－ ０４
Ａ Ｌｏｗ－ Ｏｆｆｓｅｔ ＣＭＯＳ Ｂａｎｄｇａｐ Ｒｅｆｅｒ ｅｎｃｅ ｗｉｔｈ Ｌａｔｅｒ ａｌ ＰＮＰ
ＣＡＩ Ｗｅｉ， ＬＵ Ｔｉｅ－ｊｕｎ， ＷＡＮＧ Ｚｏｎｇ－ｍｉｎ
（ Ｂｅｉｊｉｎｇ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｓｔｉｔｕｔｅ， Ｂｅｉｊｉｎｇ １０００７６， Ｃｈｉｎａ）
由于工艺容差， 带隙中作电压镜像的运放必然 存在输入失调电压 ＶＯＳ。一般来说， 运放 ＶＯＳ 是带隙 中 最 主 要 的 误 差 来 源 ， 文 献 ［ １， ２］ 中 指 出 ， １ｍＶ 的 ＶＯＳ 引入约 ２６ｐｐｍ ／℃的基准偏差。采用开关运放［１］ 可以消除 ＶＯＳ， 但需要时钟控制， 应用领域受限且设 计 困 难 ， 并 不 通 用 ； 采 用 级 联 ＶＢＥ ［３， ４］ 能 减 小 ＶＯＳ， 但 需额外的两个 ＰＮＰ 晶体管及两路电流， 面积和功耗 都显著增加。
当于带隙 １ 面积增加约 ７ 倍达到的性能。 然而， 带
隙 ２ 核心电路功耗比带隙 １ 增加约一倍， 且电流失
配导制的温漂比带隙 １ 略大。
可见， 带隙 ２ 是以较为合理的面积和功耗的双
设运放失调电压为 ＶＯＳ３， Ｉ１～Ｉ２ 电流失配为 !３， 则 ＶＡ＝ＶＢ＋ＶＯＳ３， Ｉ２＝Ｉ１（ １＋!３） ， 设 Ｎ＝ＡＥ４ ／ＡＥ３＝ＡＥ１ ／ＡＥ２， 推导 出 ＰＴＡＴ 电流：
１ 引言 ＣＭＯＳ 带 隙 基 准 源 是 ＳＯＣ 芯 片 中 的 一 个 关 键
功能模块， 广泛应用 在 各 类 模 数 转 换 器 、电 源 管 理 等芯片中。其设计难点在于降低带隙的偏差和温度 系数， 提高带隙随工艺条件、温度变化的稳定性。例 如， 对于一个输入范围为 １－ Ｖ 的 １０ 位 ＡＤＣ， 要求带 隙的偏差小于 １ｍＶ。在不采用修正技术前提下， 如 果能够降低运放失调电压和镜像电流失配对输出 的影响， 可以得到低失调的带隙基准源。
品率。
典型低失调带隙 （ 简称带隙 ２） 通常采用级联
ＶＢＥ 的 方 法 来 降 低 运 放 ＶＯＳ 的 影 响 ［３， ４］， 具 体 电 路 见 同 文 献 ［ ３］ 。 设 ＶＸ＝ＶＹ ＋ＶＯＳ１， Ｉ２＝Ｉ１（ １＋!１） ， Ｉ４＝Ｉ３（ １＋ !２） 和 Ｎ＝ＡＥ３ ／ＡＥ４ ＝ＡＥ１ ／ＡＥ２， 推导出基准电压为
（ ６）
可见， 电路能够自动抵消了电流失配 !３ 对 ＰＴＡＴ 电
流的影响， 这是由 Ｑ３， Ｑ４ 的 Ｅ， Ｂ 结的连接关系决定
的。
基准电压为
Ｖｒｅｆ ＝ＶＥＢ１＋ｋ２Ｖｔ ｌｎ（ Ｎ×Ｎ） ＋ｋ２Ｖｏｓ３
ቤተ መጻሕፍቲ ባይዱ
（ ７）
可见， 基准电压只受运放输入失调影响， 不再受到
电流镜失配的影响。