计算机接口技术及应用第10讲(DIO通道)(2010秋)
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微机原理与接口技术PPT课件(共16章)10可编程接口芯片及其应用
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10.1 可编程并行接口芯片8255A
10.1.1 8255A的结构及引脚功能
8255A内部结构如图10.1所示，其中包括三个8位并行 数据I/O端口，两个工作方式控制电路，一个读/写控制逻辑电 路和一个8位数据总线缓冲器。各部分功能介绍如下：
1.三个8位并行I/O端口PA、PB、PC。 PA口：具有一个8位数据输出锁存/缓冲器和一个8位数据输入锁存
计数器 0号
计数器 1号
控制 寄存器
计数器 2号
图10.19 8253的内部结构
CLK0 GATE0 OUT0
2、PC口的置位/复位控制字：可以对PC口各位进行按位操作，以实现某些 控制功能。对控制寄存器写入一个置位/复位控制字，即可把PC口的某一位 置“1”或清“0”，而不影响其他位的状态。该控制字的格式和定义如图 10.15(b)所示。其中D7是标识位，D7=0表示本字是置位/复位控制字；D6-D4 未用，一般置成000；D3~D1用来确定对PC口的哪一位进行置位/复位操作； D0用于对由D3-D1确定的位进行置“1”或清“0”。
开始
开始
PC口位操作，置 STB，启动外围设备
外围设备不空，等待
PC口采样外围设备状态
N RDY=1 Y
从8255A输入数据
C口采样外围设备状态 外围设备不空，等待
N RDY=1 Y
数据写入8255A，并锁存
PC口位操作，产生STB脉冲
（a）读操作流程图
(b) 写操作流程图
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10.1.3.1 8255A工作方式1
器。可编程为8位输入或8位输出或8位双向输入且输出。 PB口：具有一个8位数据输入/输出、锁存/缓冲器和一个8位数据
10.1 可编程并行接口芯片8255A
10.1.1 8255A的结构及引脚功能
8255A内部结构如图10.1所示，其中包括三个8位并行 数据I/O端口，两个工作方式控制电路，一个读/写控制逻辑电 路和一个8位数据总线缓冲器。各部分功能介绍如下：
1.三个8位并行I/O端口PA、PB、PC。 PA口：具有一个8位数据输出锁存/缓冲器和一个8位数据输入锁存
计数器 0号
计数器 1号
控制 寄存器
计数器 2号
图10.19 8253的内部结构
CLK0 GATE0 OUT0
2、PC口的置位/复位控制字：可以对PC口各位进行按位操作，以实现某些 控制功能。对控制寄存器写入一个置位/复位控制字，即可把PC口的某一位 置“1”或清“0”，而不影响其他位的状态。该控制字的格式和定义如图 10.15(b)所示。其中D7是标识位，D7=0表示本字是置位/复位控制字；D6-D4 未用，一般置成000；D3~D1用来确定对PC口的哪一位进行置位/复位操作； D0用于对由D3-D1确定的位进行置“1”或清“0”。
开始
开始
PC口位操作，置 STB，启动外围设备
外围设备不空，等待
PC口采样外围设备状态
N RDY=1 Y
从8255A输入数据
C口采样外围设备状态 外围设备不空，等待
N RDY=1 Y
数据写入8255A，并锁存
PC口位操作，产生STB脉冲
（a）读操作流程图
(b) 写操作流程图
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10.1.3.1 8255A工作方式1
器。可编程为8位输入或8位输出或8位双向输入且输出。 PB口：具有一个8位数据输入/输出、锁存/缓冲器和一个8位数据
计算机通信接口技术课件
第一章 计算机通信接口概述
计算机通信接口技术
1
第一节 PC的总线结构和I/O接口方框图
1.计算机系统的组成：
中央处理器（CPU）、存储器、输入输出系统
2.计算机系统的标准结构：总线结构
3.计算机的三总线结构：地址总线、数据总线、控制总线
地址总线（AB）
数据总线（DB）
CPU
控制总线（CB）
RAM ROM
(1)I/O端口地址空间
I/O端口地址空间：理论上有64K个独立编址的8位端 口空间。两个连续8位端口可作为16位端口，4个连续 的8位端口可作为32位端口处理。注意端口地址对齐。
I/O端口地址信号：借用地址线信号和IOW/IOR信号 线以及表示DMA正在工作的AEN的反相信号组成。
(2)I/O端口地址寻址方式
➢ 对I/O端口的访问命令与对存储器单元访问相同，
不必使用专用I/O指令；
➢ 外设数目或I/O寄存器数几乎不受限制。
➢ 系统读写控制逻辑较简单。
缺点：
➢ I/O端口占用部分MEM空间，可用MEM空间减小；
➢ 对MEM访问指令较长，执行速度较慢；
➢ I/O端口地址译码时间较长。
计算机通信接口技术
12
(2)隔离I/O编址（I/O独立编址）
检查。
N-1
MEM
0
存储类指令
K-1
I/O设备
0
I/O类指令
计算机通信接口技术
13
缺点：
专用I/O指令增加指令系统复杂性，且I/O指令类型 少，寻址方式也少，程序设计灵活性较差；
要求处理器提供MEMR/MEMW和IOR/IOW两组控 制信号，增加了控制逻辑的复杂性。
计算机通信接口技术
计算机通信接口技术
1
第一节 PC的总线结构和I/O接口方框图
1.计算机系统的组成：
中央处理器（CPU）、存储器、输入输出系统
2.计算机系统的标准结构：总线结构
3.计算机的三总线结构：地址总线、数据总线、控制总线
地址总线（AB）
数据总线（DB）
CPU
控制总线（CB）
RAM ROM
(1)I/O端口地址空间
I/O端口地址空间：理论上有64K个独立编址的8位端 口空间。两个连续8位端口可作为16位端口，4个连续 的8位端口可作为32位端口处理。注意端口地址对齐。
I/O端口地址信号：借用地址线信号和IOW/IOR信号 线以及表示DMA正在工作的AEN的反相信号组成。
(2)I/O端口地址寻址方式
➢ 对I/O端口的访问命令与对存储器单元访问相同，
不必使用专用I/O指令；
➢ 外设数目或I/O寄存器数几乎不受限制。
➢ 系统读写控制逻辑较简单。
缺点：
➢ I/O端口占用部分MEM空间，可用MEM空间减小；
➢ 对MEM访问指令较长，执行速度较慢；
➢ I/O端口地址译码时间较长。
计算机通信接口技术
12
(2)隔离I/O编址（I/O独立编址）
检查。
N-1
MEM
0
存储类指令
K-1
I/O设备
0
I/O类指令
计算机通信接口技术
13
缺点：
专用I/O指令增加指令系统复杂性，且I/O指令类型 少，寻址方式也少，程序设计灵活性较差；
要求处理器提供MEMR/MEMW和IOR/IOW两组控 制信号，增加了控制逻辑的复杂性。
计算机通信接口技术
接口技术总线接口PPT课件
两个异步条件：
注意（有消息发出），复位
第20页/共65页
操作状态
选择阶段 空闲阶段 仲裁阶段
再选阶段
消息阶段 命令阶段 数据阶段 状态阶段 消息阶段
第21页/共65页
消息系统
消息的作用：
传递操作信息（如设备执行情况以及操作控制）
消息类型：
单字消息 双字消息 多字消息
01 (扩展消息) n (消息长度) x (消息码) 消息参数
• 总线分类
• 芯片总线
• 系统总线：8288/8282-3/8286-7驱动
PC总线 ISA
• 设备总线：接口与外设间的总线
IEEE488 SCSI CENTRONICS RS232 USB 1394
IDE-PATA SATA
• 局部总线：
定义：P82 PCI VESA-VLBUS
• AGP总线
第1页/共65页
SDONE TDI TDO TCK TMS TRST# INTA#
地址/数据 命令/字节许可 校验 成帧 目标就绪 始发就绪 目标设备请求停止 设备选择 始发设备选择 总线请求 总线许可 系统时钟(0~33MHz) 系统复位 数据 字节允许 高字校验 请求64位传输 确认64位传输 资源封锁（设备独占） 校验错 系统错 侦测退出(snoop back off)， 命中了一个修改过的块 侦测完成，探测结果为“干净” 测试输入 测试输出 测试时钟 测试模式选择 测试复位 中断请求
撤销操作（支持排队标号） 清除目标设备的所有 I/O 进程 清除队列 将进入扩展意外通信条件 终止扩展偶然通信条件 终止当前 I/O 进程
指明将在数据阶段最后一次传输中可忽略的字节数 建立通路，或恢复一个 I/O 进程
注意（有消息发出），复位
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操作状态
选择阶段 空闲阶段 仲裁阶段
再选阶段
消息阶段 命令阶段 数据阶段 状态阶段 消息阶段
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消息系统
消息的作用：
传递操作信息（如设备执行情况以及操作控制）
消息类型：
单字消息 双字消息 多字消息
01 (扩展消息) n (消息长度) x (消息码) 消息参数
• 总线分类
• 芯片总线
• 系统总线：8288/8282-3/8286-7驱动
PC总线 ISA
• 设备总线：接口与外设间的总线
IEEE488 SCSI CENTRONICS RS232 USB 1394
IDE-PATA SATA
• 局部总线：
定义：P82 PCI VESA-VLBUS
• AGP总线
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SDONE TDI TDO TCK TMS TRST# INTA#
地址/数据 命令/字节许可 校验 成帧 目标就绪 始发就绪 目标设备请求停止 设备选择 始发设备选择 总线请求 总线许可 系统时钟(0~33MHz) 系统复位 数据 字节允许 高字校验 请求64位传输 确认64位传输 资源封锁（设备独占） 校验错 系统错 侦测退出(snoop back off)， 命中了一个修改过的块 侦测完成，探测结果为“干净” 测试输入 测试输出 测试时钟 测试模式选择 测试复位 中断请求
撤销操作（支持排队标号） 清除目标设备的所有 I/O 进程 清除队列 将进入扩展意外通信条件 终止扩展偶然通信条件 终止当前 I/O 进程
指明将在数据阶段最后一次传输中可忽略的字节数 建立通路，或恢复一个 I/O 进程
第10章 微型计算机接口技术及其应用
（3）程序设计实现 MOV AL,90H ;8255A的控制字 OUT CEH, AL ;控制字写入控制器 DISPLAY: IN AL,C8H ;从A口读入开关状态 OUT CAH,AL ;将开关状态送入B口 LED上显示 MOV CX,200H ;显示延时常数 DELAY: DEC CX JNZ DELAY JMP DISPLAY ;循环读开关状态
8255A有3种工作方式，它们分别是基本输入/输出方 式、选通输入/输出方式和双向传送方式。 1．方式0：基本输入/输出方式 方式0是8255A的基本输入/输出方式，其特点是与外部设 备传送数据时，不需要设置专用的联络（应答）信号，可 以无条件地直接进行I/O传送。A、B、C这3个端口都可 以工作于方式0。A口和B口工作于方式0时，只能以8位设 置为数据输入/输出方式。方式0常用于与外部设备无条件 数据传送或查询方式数据传送。
4．方式控制字 8255A芯片具有3种工作方式，基本输入/输出方式、 选通输入/输出方式和双向输入/输出方式，分别称为方式 0、方式1和方式2。在使用8255A时，通过工作方式控制 字选择A、B、C这3个端口的工作方式。
工作方式控制字的格式如下：
端口A和端口B要分别作为一个整体确定工作方式， 而端口C则是分成高4位、低4位两部分，分别确定工作 方式；端口A和端口B的工作方式可以不同，端口C的上 半部和下半部的工作方式也可以不同；8255A这４部分 的工作方式可以任意组合，这就使8255A的I/O结构有很 大的灵活性，几乎能适应任何一种外部设备的连接需要， 还能满足同时连接几种不同I/O设备的需要。 虽然8255A的I/O有上述4部分，每部分的工作方式 又可以不同，但是各个部分的工作方式却是CPU用一条 输出指令，通过一种控制字写入一个控制寄存器而确定 的。这对于简化初始化编程是十分有利的。
GPIB接口学习教程
DUT
硬拷贝 (a）
12
1
24
13
(b）
图9.2 GPIB标准接口总线系统及GPIB24线总线插座
7
第8页/共73页
2. GPIB标准接口的总线结构
总线是一条24芯电缆，其中16条被用作信号线，其余 则被用作逻辑地线及屏蔽线。电缆两端是与图9.2(b)相似 的双列24芯叠式结构插头。
GPIB标准接口总线中的16条信号线按功能可分为以 下三组：
5
第6页/共73页
在一个GPIB标准接口总线系统中，要进行有效的通信 联络，至少有“讲者”、“听者”、“控者”三类仪器装 置。讲者是通过总线发送仪器消息的仪器装置，如测量仪 器、数据采集器、计算机等。听者是通过总线接收由讲者 发出消息的装置，如打印机等。控者是数据传输过程中的 组织者和控制者，通常由计算机担任。一个GPIB系统中， 可以设置多个讲者、听者和控者，不允许有两个或两个以 上的讲者或控者同时起作用，但允许多个听者同时工作。 控者、听者、讲者被称为系统功能的三要素，系统中的某 一个装置可以具有三要素中的一个、两个或全部功功能。 例如，系统中的计算机可以兼顾实现“讲者”、“听者” 与“控者”的功能 。
9.1 智能仪器概述
凡是具有人工智能化的测量仪器均可统称为智能仪器， 如无特别说明，书中的智能仪器特指为独立智能仪器（即 传统智能仪器）。独立智能仪器又称为灵巧仪器（Smart Instruments），它是自身带有微处理器能够独立进行测 试的电子仪器。除此之外，自动测试系统、个人仪器、虚 拟仪器等也是具有人工智能化的测量仪器。本章主要介绍 独立智能仪器。
接口功能包括：遇到故障等情况时，向系统控者提出 服务请求的服务请求功能；系统控者为快速查询请求服务 装置而设置的并行点名功能；用来选择远地工作状态或本 地工作状态的远控本控能力；使装置从总线接收到触发信 息，以便进行触发操作的装置触发功能；能使仪器装置接 收清除信息并返回到初始状态的装置清除功能等。
计算机接口技术课件第10章
从上面的原理可知，键盘扫描程序的第一步应该判断是否有键 被按下。为此，使输出端口各位全为0，即相当于将所有行线接 低电平。然后，从输入端口读取数据，如果读得的数据不是 FFH，那么说明必有列线处于低电平，从而可断定必有键被按 下。此时，为了消除键的抖动，调用延迟程序。如果读得的数 据是FFH，那么程序在循环中等待。这段程序如下： KEY1: MOV AL, 00H MOV DX, ROWPORT ；ROWPORT 为行线端口地址 OUT DX, AL ；使所有行线为低电平 MOV DX, COLPORT ；COLPORT为 列线端口地址 IN AL,DX ；读取列值 CMP AL, 0FFH ；判定是否有列 线为低电平 JZ KEY1 ；没有，无闭合键，则 循环等待 CALL DELAY ；有，则延迟 20ms清除抖动
PA7 PA6 PA5 PA4 PA3 PA2 PA1 PA0 PB0 PB1 PB2
18
19 1A 1B 1C 1D 1E 1F
所有的行线 L 都送 0 读取列线值 N 判断是否有键按下？ 判断是否有键按
行
0 8
10
下？ Y 设置行扫描初值 行扫描初值送 BL
1 A B
2
3 C
4 D
15
5 E
无线键盘：顾名思义，这种键盘与计算机间没有直接 的物理连线，通过红外线或无线电波将输入信息传送 给特制的接收器。接收器的连接与普通键盘基本相同， 也只是简单地连接到PS/2或COM口、USB口上，购 买时必须注意区别。一般的无线键盘在标识后有 "RF"(radio frequency)后缀，表示支持无线电波传 输。现在大部分产品的频点都在900MHz、455 MHz或330MHz左右。
计算机接口技术及应用 第10讲 (DIO通道) (2010秋)
信号隔离方法
光电耦合器: 适合开关信号, 数字信号和模拟信号 隔离变压器: 仅适合交变信号
思考题
1.为何开关信号输入通道要考虑隔离问题？ 2. 为何开关信号输出通道要考虑驱动和隔离问题？ 3. 将讲义开关信号输入和开关信号输出两个电路图合并成一
个电路图, 共用译码电路和总线驱动, 并任选各一路开关信 号使用光电耦合器作为输入或输出隔离 (光电耦合器的发 光二极管导通电流为适合8~20mA)
（ISA BUS的数据总线宽度是8或16，CPU执行写锁存器操作每次可 以控制8/16位开关量输出）
开关信号输出信号需要考虑: 功率驱动、抗干扰处理
驱动：功率三极管、电磁继电器、固态继电器等 抗干扰：光电隔离
开关信号输出接口的示例
开关信号输出接口 示例
开关信号隔离和抗干扰
信号传输需要远距离共地线，但是往往会带来共地噪声， 如图所示
开关信号输入/输出通道设计的内容
开关信号输入(简称DI)通道 开关信号输出(简称DO)通道 开关信号隔离和抗干扰
包含在DI和DO通道的设计过程中
开关控制的输出驱动
包含在DO通道的设计过程中
开关信号输入接口的特点
开关信号输入用于监测目标设备的“开” 或“关”状态 一般都采用8/16位三态缓冲门和译码电路、总线驱动器构 成 (接口设计原则：输入必须使用三态门，输出必须使用锁存器) CPU获取开关状态一般都是按照8/16位为1组的方式，每读 一次就取得8/16路开关信号的状态
3
（具体电路见下页）
2
总结
开关信号输入接口通道和设计方法
注意开关状态和逻辑电平的关系 注意开关输出信号的调理: 电平电压匹配, 去抖动, 隔离
开关信号输出接口通道和设计方法
光电耦合器: 适合开关信号, 数字信号和模拟信号 隔离变压器: 仅适合交变信号
思考题
1.为何开关信号输入通道要考虑隔离问题？ 2. 为何开关信号输出通道要考虑驱动和隔离问题？ 3. 将讲义开关信号输入和开关信号输出两个电路图合并成一
个电路图, 共用译码电路和总线驱动, 并任选各一路开关信 号使用光电耦合器作为输入或输出隔离 (光电耦合器的发 光二极管导通电流为适合8~20mA)
（ISA BUS的数据总线宽度是8或16，CPU执行写锁存器操作每次可 以控制8/16位开关量输出）
开关信号输出信号需要考虑: 功率驱动、抗干扰处理
驱动：功率三极管、电磁继电器、固态继电器等 抗干扰：光电隔离
开关信号输出接口的示例
开关信号输出接口 示例
开关信号隔离和抗干扰
信号传输需要远距离共地线，但是往往会带来共地噪声， 如图所示
开关信号输入/输出通道设计的内容
开关信号输入(简称DI)通道 开关信号输出(简称DO)通道 开关信号隔离和抗干扰
包含在DI和DO通道的设计过程中
开关控制的输出驱动
包含在DO通道的设计过程中
开关信号输入接口的特点
开关信号输入用于监测目标设备的“开” 或“关”状态 一般都采用8/16位三态缓冲门和译码电路、总线驱动器构 成 (接口设计原则：输入必须使用三态门，输出必须使用锁存器) CPU获取开关状态一般都是按照8/16位为1组的方式，每读 一次就取得8/16路开关信号的状态
3
（具体电路见下页）
2
总结
开关信号输入接口通道和设计方法
注意开关状态和逻辑电平的关系 注意开关输出信号的调理: 电平电压匹配, 去抖动, 隔离
开关信号输出接口通道和设计方法
接口技术概述PPT课件
00H
部分：① 工作寄存器区（00H---1FH）
② 位寻址区 （20H---2FH）
③ 普通RAM 区 （30H---7FH）
第 1 章 接口技术概述
1、工作寄存器区 是指00H～ 1FH区, 共分4个组, 每组有8个单 7FH
元, 共32个内部RAM单元。
普通RAM区
2、每次F只FH能有1组作为工作寄 30H
调用指令:
LCALL/ACALL 标号
返回指令：
RET
第 1 章 接口技术概述
DPTR RAM PC ROM
89C51内有256B的RAM单元，其地址范围为00H—FFH，分P为0 两大部
分: 低 128 字节（S0P0H~7FH）A为真正T的MRPAM区B;
P1
高 128 字节（80H~FFH）为特殊功能寄存器区SFR。 P2
P0
作用：PC存放CPUS将P要执行的指A令所在T的MROPM单元B的地址。 P1
特点：① 具有自动加1功能。
② CPU复位时PC=0000H，当8051脱离复位状态时，开始P从20000H 处执行程序，P因SW此，用户A程L序U应该从0000H ROM单元存P放3 。
③ PC的值可以用转移和调用/返回指令修改。
连接。 1 单片机内部资源不够用时，需要外扩芯片，外扩芯片通过三总线与
CPU交换信息。
第 1 章 接口技术概述
单片机最小控制系统的结构图
T0 T1
+5V RST
CPU
RAM ROM 定时计数器
振荡电路
并 行 口 串行口 中断系统
X1
X2 P0 P1 P2 P3 TXD RXD INT0 INT1
外设 外设 外设