利用Cadence软件进行高速仿真分析的流程详解

引言：

随着现代设计技术的逐渐深入，所采用的信号时钟频率的提高以及上升或下降时间的缩短，设计意图也变得较难以实现。如通过一般的传统设计流程，设计出产品后的效果通常难以达到当初的设计目标，这正是将高速仿真分析加入传统设计流程的契机。对单板或系统进行高速分析不仅有利于在设计初期发现和解决潜在问题、缩短产品上市时间、降低产品成本、提高产品质量，更是实现设计即正确(Correct by Design：简称CBD)这一终极目标的有力保证。

Cadence公司的设计软件Allegro(或者SpecctraQUEST)就是可以实现高速信号仿真分析的软件。本文对利用Allegro(或者SpecctraQUEST)进行高速信号仿真分析的过程和每一步操作进行了详细的说明，有助于设计人员对高速信号仿真分析的理解和普及，进一步提高公司的设计水平。

Cadence仿真步骤

第一步进行SI仿真的PCB板图的准备

仿真前的准备工作主要包括以下几点：

1、仿真板的准备

●原理图设计；

● PCB封装设计；

● PCB板外型边框（Outline）设计，PCB板禁止布线区划分（Keepouts）；

●输出网表（如果是用CADENCE的Concept HDL设计的原理图，可将网表直接Export 到brd文件中；如果是用PowerPCB设计的板图，要将其转换到allegro中的板图，其操作见附录一的说明）；

●器件预布局（Placement）：将其中的关键器件进行合理的预布局，主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面；

● PCB板布线分区（Rooms）：主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能；

2、关键器件资料及模型的准备

●收集器件的IBIS模型（网上下载、向代理申请、修改同类型器件的IBIS模型等）

●收集器件的关键参数，如Tco、Tsetup、Tholdup等及系统有关的时间参数Tclock、Tskew、Tjitter

●对IBIS模型进行整理、检查、纠错和验证(该步骤可通过使用一些独立的小软件进行，也可利用整合到Cadence 中的模块进行，具体步骤见下面第二步)。

3、确定需要仿真的电路部分，一般包括频率较高，负载较多，拓扑结构比较复杂（点到多点、多点到多点），时钟电路等关键信号线

第二步IBIS模型的转化和加载

CADENCE中的信号完整性仿真是建立在器件IBIS模型的基础上的，但又不是直接应用IBIS模型，CADECE的软件自带一个将IBIS模型转换为自己可用的DML（Device Model Library）模型的功能模块，本章主要就IBIS模型的转换及加载进行讲解。

1、IBIS模型到DML模型的转换

在Allegro窗口中选择Analyse\SI/EMI SIM\Library，打开“signal analyze library browser”窗口，在该窗口的右下方点击“Translate →”按钮，在出现的下拉菜单中选择“ibis2signois”项，出现“Select IBIS Source File”窗口（图1），选择想要进行转换的源IBIS文件，按下“打开”按钮，出现转换后文件名及路径设置窗口（缺省设置为和源IBIS文件同名并同路径放置，但此处文件名后缀为dml），设置后按下“保存”按钮，出现保存确定窗口（图2），点击OK按钮即可，随后会出现一个“messages”窗口，该窗口中的报告文件说明在模型转换过程中出现的问题，对其中的“warning”可不用在意，但如果出现“error”则必须进行修改后重新进行模型格式转化直到没有“error”出现为止，此时转换得到的dml文件才是有

效的，并且自动加载到“signal analyze library browser”窗口上部分的“Device Library Files”中。

注：若已有规范的完整DML模型库，我们可以直接将需要的模型库加载到工作库中，即可跳过第一步直接执行第二步。

图1：IBIS模型转换源文件设置窗口

图2：输出dml文件确认窗口

2、将dml模型加载到模型库

在signal analyze library browser窗口中，按下“Add Existing Library→”按钮，出现下拉菜单，该菜单有四个选项：

“Local Library”：选择该项可直接加载与该brd文件同一目录下的dml文件。

“Local Library Path”：选择该项可指定一个目录并加载该目录中所有dml文件。

“Standard Cadence Library”：选择该项可加载\PSD_14.2\share\pcb\signal目录下的两个索引文件：cds_models.ndx和cds_partlib.ndx，前者包括模块信息，后者包括仿真器件信息。

“Optional Cadence Library”：该项的的选用需要别的设置，一般不用。

根据需要选择不同的项即可将dml文件加载到模型库中。

3、分配DML文件给特定的器件。

在Allegro窗口中选择Analyse\SI/EMI SIM\Model，打开“Signal Model Assignment”窗口(图3所示)，在该窗口中所有使用到的器件是按序排列的。

图3：模型分配窗口

可以点击“Auto Setup”进行器件模型的自动分配，此时的分配原则是如果器件的名称和模型的名称完全一致，则该模型自动分配给这个元器件。

也可以选中某一元器件，点击“Find Model…”按钮，出现“Model Brower”窗口，在“Model Name Patter”一栏中填入“*”号，一些模型的名称进入下面的列表框，在列表框里选中你需要的模块后，在“Signal Model Assignment”窗口中的对应器件的“Signal Name”列里就会出现它的模型名称。

如果在“Signal Model Assignment”窗口中准备加载的模型是无源器件或者是需要自吉临时创建的模型，选中某些器件后，点击“Create Model…”按钮进入创建模型的界面（图4所示）。对于定义了value值的无源器件（包括电阻、电容、电感），系统会自动生成在仿真中使用的Espice模型。对于没有自动生成模型的无源器件，在模型创建窗口选择“Create Espice Model”，而对于其他没有模型的有源器件则选择“Create IBIS Model”，然后按提示输入value值及各管脚的功能即可，同时可以存盘生成*.dat文件以备后用，此时这个新生成