NiosII 外围设备
NIOS II嵌入式系统简介
嵌入式系统是以应用为中心，以计算机技术为基础，硬件和软件可裁剪，适应应用系统 对功能、可靠性、成本、体积和功耗等严格要求的专用计算机系统。
1.3 Nios 系统组件
Nios 嵌入式处理器系统包括一个或多个 Nios CPU、Avalon 交换结构总线和其他组件。 Altera 的 SOPC Builder 系统开发工具可以自动生成这些组件以及连接它们的总线。
下列组件可用于生成基于 Nios 处理器的嵌入式系统： Nios CPU。 Avalon 总线。 外围设备和存储器接口。 片内调试模块。 设计者能够使用 SOPC Builder 设计 Nios 处理器系统，如图 1-1 所示。
最高的性能，最高的密度，大量的存储资源，特性丰富的平台 最高的性能结构，高速串行收发器 低成本，替代 ASIC，适用于价格敏感的应用 高密度，高性能，支持高速差分 I/O 标准 高性能，高带宽，中密度，包括时钟数据恢复（CDR）支持 高性能，处理器硬核解决方案 高性能，中到高密度 低成本，低到中密度 低成本，低到中密度 高密度，大批量 ASIC 替换器件
随着超过 1 万个 Nios 开发套件的交付使用，Nios 嵌入式处理器已经成为嵌入式处理器 软核的标准。3.0 版本的 Nios 嵌入式处理器具有更高的性能，包括：
更快地存取低成本的 SDRAM 器件。 片内指令和数据高速缓存。 支持实时调试的 JTAG 调试器。 增强的 Avalon 交换结构总线。 Nios 嵌入式处理器的系统组件、开发工具和开发平台如表 1-3 所示。
基于NIOSI II的SOPC中存储器型外设接口的设计
以 自动 生成 Ａ ａ ｎ 线 ，以用 于 连 接 各 个 模 块 ， ｖ ｏ总 ｌ 从 而 形成 Ｓ Ｐ Ｏ Ｃ系统 。但 系 统 库 中没 有 提供 的 器 件 ，而 需要 用 户 根据 器 件 的具 体 情 况设 计 Ａ ａｏ ｖ ｎ ｌ 接 口。另 外 ，对 于一 些没 有逻 辑 功能 的接 口可 以
行 了仿 真 验 证 。
关键 词 ： Ｆ Ｇ Ｐ Ａ；Ｓ Ｐ Ｏ Ｃ；Ｓ Ａ Ｒ Ｍ；ＦＦ Ｉ Ｏ；Ａ ａ ｎ ｖ ｏ 总线 ；Ｎｏ ｌ ｉ Ｉ ｓ１
０ 引 言
随着微 电子 设计 技术 与 工艺 的发展 ，数字 集
直 接 与 总线 相 连 ，但 需 要根 据 Ａ ａｏ 总 线 规 范 和 ｖｌ ｎ 外 设 的控制 时序来 定 制接 口。
第 ２ ０ 第２ １卷 年 月 ２ 期 ０ ２ １
姗 寥
ＶＩ ｏ ｏ１Ｎ． ． ２ ２
Ｆｌ ｅ ｂ．２０１ Ｏ
ｄ ｉ Ｏ ９ ９ ．ｓ ．５ ３ ４ ９ ． １ ．２０ ０ ｏ： ． ６ ／ｉ ｎ１ ６ － ７ ５２ ００ ．２ ｌ ３ ｊｓ ０
基于ＮＯ 的Ｓ Ｐ 中存储器型 ＩＳ¨ Ｏ Ｃ 外设接 口的设 计
在 实 际工程 中 ，通 常可 以使用 的存 储 器 有 片 上 存 储 器 和 片 外 存 储 器 ，其 中 前 者指 的是 Ｆ Ｇ ＰＡ
成 电路 由最 初 的 电子管 、晶体管 逐 步发 展 成专 用 集 成 电 路 （ ＳＣ，Ａｐ ｌ ａ ｏ ｐ ｃ ｃＩｔｇａ ｄ ＡＩ ｐｉ ｔ ｎＳ ｅｉ ｎｅｒｔ ｃｉ ｉ ｆ ｅ Ｃｒｕｔ，同 时 可 编 程 逻 辑 器 件 也 取 得 了 长 足 进 ｉ ｉ ｃ ）
Nios Ⅱ和Micro Blaze的比较
题目：Nios Ⅱ和Micro Blaze的比较目录引言 (2)体系结构及特点 (2)开发环境 (4)应用与使用 (5)总结 (6)参考文献 (7)引言Nios Ⅱ嵌入式处理器是ALTERA公司推出的采用哈佛结构、具有32位指令集的第二代片上可编程的软核处理器, 其最大优势和特点是模块化的硬件结构, 以及由此带来的灵活性和可裁减性。
相对于传统的处理器, Nios Ⅱ系统可以在设计阶段根据实际的需求来增减外设的数量和种类。
Micro Blaze嵌入式软核是一个被Xilinx公司优化过的可以嵌入在FPGA中的RISC处理器软核，具有运行速度快、占用资源少、可配置性强等优点，广泛应用于通信、军事、高端消费市场等领域。
Xilinx公司的Micro Blaze 32位软处理器核是支持Core Connect总线的标准外设集合。
Micro Blaze处理器运行在150MHz时钟下，可提供125 D-MIPS的性能，非常适合设计针对网络、电信、数据通信和消费市场的复杂嵌入式系统。
体系结构及特点(一)Nios ⅡNios Ⅱ处理器核Nios Ⅱ处理器系列由三个不同的内核组成，可以灵活地控制成本和性能，从而拥有广泛的应用空间。
1)JTAG调试模块JTAG调试模块提供了通过远端PC主机实现Nios Ⅱ处理器的在芯片控制、调试和通讯功能，这是Nios Ⅱ处理器的一个极具竞争力的特性。
2)用户指令开发人员可以在Nios Ⅱ CPU 核内增加硬件，用以执行复杂运算任务，为时序要求紧张的软件提供加速算法。
3)外围设备及接口Nios Ⅱ开发套件包括一套标准外围设备库，在Altera的FPGA中可以免费使用。
4)Avalon™交换式总线Avalon交换式总线在处理器、外围设备和接口电路之间实现网络连接，并提供高带宽数据路径、多路和实时处理能力。
Avalon交换式总线可以通过调用SOPC Builder设计软件自动生成。
Nios II系列支持使用专用指令。
NiosII异常处理
Nios II Software Developer's Handbook§6 异常处理6.1 简介本章重点是介绍怎样通过注册user-defined ISR (interrupt service routine)来处理硬件中断。
6.2 Nios II异常概述所有异常都由“exception address”处的代码处理。
Nios II处理器提供如下几种异常。
1．硬件中断异常2．软件中断异常z未实现的指令z软件trapsz其他异常异常发生时，处理器自动进行如下处理。
（1）把status register（ct10）中的内容拷贝到estatus register（ct11），保存异常发生前处理器的状态。
（2）清除status register的PIE位，disable further硬件中断（3）将异常后指令的地址保存在ea register（r29），为异常处理提供返回地址。
（4）执行异常处理处代码6.3 HAL实现这一部分介绍了HAL系统库所使用的异常处理实现方法。
HAL系统库提供的异常handler位于exception address。
它通过如下算法来区别硬件中断和软件中断。
（1）检查estatus register的EPIE位是否enabledz如果没有enabled，为软件中断z如果enabled，进行步骤（2）（2）检查是否ipending的所有位为0z如果是，则为软件中断z否则为硬件中断该算法使用了如下3个routines。
z_irq_entry()z alt_irq_handler()z software_exception()1．_irq_entry()如果Nios II系统包括硬件中断，那么在exception address处是一个顶层的汇编routine：routine_irq_entry()。
它检查发生了何种中断，如果是硬件中断则调用alt_irq_handler()，如果是软件中断则调用software_exception()。
基于NIOSⅡ处理器GPS／GSM车辆监控系统终端设计
ｍｅ ｒ ｓａ ｄｔ ｅｉｎ ｒ ｅ ｕ ｍｏ ｉ ｎ ｈ ｎ ｅ ｄ ｂ ｇｍｏ ｕ ｅｉｔ ｈ ｑ ｉｉ ＮＩ ｅ ｄ ｌ ｎｏｔｅｒ ｕｓｔ ｅ ｅ ＯＳＨｐ ｏ ｅ ｓ ｒ ｓｎ ｈ ＯＰ Ｂ ｉ ｅ ． １ｅ ｔ ｅ ｄ ｄｔ ｕ ｅｔｅ ｒ ｃ ｓｏ ｕ ｉ ｇｔｅＳ Ｃ ｕ ｌ ｒ １ １ｎｉｎ ｅ ｅ ｏ ｓ ｈ ｄ
’
随 着Ｆ ＧＡ （ ｉ ｄＰ ｏ ｒｍｍａ ｌ ａｅ ｒａ ， Ｐ Ｆｅ —ｒｇａ ｌ ｂｅＧ ｔ Ａ ｒｙ 现 的内核 （ ＯＳＩ ｆ ；（ ）低 成本内核 （ Ｉ ＳＩ ｅ ； ＮＩ ／） ２ Ｉ Ｎ Ｏ ／） Ｉ
场 可编 程 门阵列 ）在现 代数 字 电路设 计 中发挥 着越
来越 重要 的作 用 ，基 干 Ｆ ＧＡ的嵌 入式 系统 和嵌 入 Ｐ 式处 理器 （ ＯＳＩ）系统 也得到越来 越广泛 的应 用 。 ＮＩ Ｉ
（ ）性 能 ／ ３ 成本折 中的标 准内核 （ ＯＳ Ｉ ｓ 。 ＮＩ ｌ ） ｌ
ＮＩ 处理器支持 ２ ６个具有 固定或可变时 钟 ＯＳＩ Ｉ ５
基于 Ｎ Ｏ 处理器 Ｇ ＳＧＳ 车辆监控 系统终端设计 Ｉ ＳＩ Ｉ Ｐ／ Ｍ
王 永 州 ，范 多旺 ，金 静 ， 桑兴 民
（ 州 交通 大学 光 电技术 与智能控制教育部重 点实验 室 ，兰州 ７ ０ ７ ） 兰 ３ ０ ０ 摘 要：利 用 Ｓ Ｃ Ｂ ｉ ｅ 可 以在很 短的 时间 内把 ＮＩ Ｉ Ｐ ＯＰ ｕｌ ｒ ｄ ＯＳＩ Ｃ Ｕ、Ａｖ ｌｎ 线、外 围设备和 存储 器接 ａ 总 ｏ
Ａｂ ｔａｃ ：Ｉ ｗａ ａｏ ｎｖｅｙ ｈ ｔ ｍｅｔ ｎｅ ｒ ｔ ｓｒ ｔ ｔ ｓｔ ｌ ｒ ｓ ｏｒ ｔ ｉ Ｏｉ ｔｇ ａｅＮＩ Ｓ Ｈ ＣＰＵ，ｈｅＡｖａｏ ｄ ｅ ｓｌｎ ｓ ｔ ｎｅ ｆ ｃ Ｏ ｔ ｌｎａ ｄｒｓ ｉ ｅ ，ｈｅｉ ｔｒａｅｓｏｆｐ ｒｐ ｍ ｓａ ｄ ｅ ｉｂ ｓ ｎ
《嵌入式设计技术的工程方法》第3章(续1)典型外设
除数寄存器（Divisor）
如果配置时选择使用Divisor，则可写入分频值， 动态调整波特率。
这一点通常用于波特率自适应设备。
a
20
状态寄存器（Status）
位
名称
0
PE
1
FE
读 / 清除
R/C R/C
说明
奇偶校验错。当按照奇偶校验约定，接收校 验结果与接收的校验位不一致时，PE=1。写 0 到 STATUS，清零。
Avalon主设备将数据写入发送数据寄存器，发送逻 辑自动将发送数据寄存器内容装入发送移位寄存器， 并从最低位开始通过TXD移出。
发送逻辑根据RS-232规范，在串行数据流中自动插入 正确的起始位、校验位和停止位。
发送数据寄存器和发送移位寄存器提供双重缓冲。主 设备可在前一个字符正在移出时，将新数据写入发送 数据寄存器。
当硬件配置为沿触发中断，只要 edgecapture 和 interruptmask 对应位均为1 ，就申请一个中断。
PIO的IRQ一直保持有效，直到被响应后，主设备发 出禁止中断的操作： interruptmask相应位清零或 对edgecaptur中断源。
当RXD端连续保持逻辑0的时间大于一个 R/C 完整字符的时间，接收逻辑检测到间断，
BRK置1。通过写0才能清除。
当存在Rxdata中的数据未被读取，又收
R/C
到新数据传送到Rxdata时，发生接收溢 出错误，ROE置1，且Rxdata被新数据
覆盖。通过写0才可清除。
4 TOE
R/C
5 TMT
R
6 TRDY
R
7 RRDY
名词概念解释
1、名词概念解释：（1） ASIC:Application Specific Intergrated Circuits）即专用集成电路，是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。
（2） FPGA:Field－Prog ram mable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
（3） SOC:：System on Chip的缩写，称为芯片级系统，也有称片上系统，意指它是一个产品，是一个有专用目标的集成电路，其中包含完整系统并有嵌入软件的全部内容。
（4） SOPC:System-on-a-Programmable-Chip，即可编程片上系统。
用可编程逻辑技术把整个系统放到一块硅片上，称作SOPC。
（5） NIOS II:Altera 推出的支持使用专用指令的32位RSIC嵌入式处理器（6） I/O:I/O是input/output的缩写，即输入输出端口。
每个设备都会有一个专用的I/O地址，用来处理自己的输入输出信息（7） IP: IP是英文Internet Protocol（网络之间互连的协议）的缩写，中文简称为“网协”，也就是为计算机网络相互连接进行通信而设计的协议。
（8） VHDL:是一种用于电路设计的高级语言，标准硬件描述语言。
（9） verilog HDL:Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
（10）HDL:HDL(Hardware Description Language)，是硬件描述语言。
顾名思义，硬件描述语言就是指对硬件电路进行行为描述、寄存器传输描述或者结构化描述的一种新兴语言。
（11）EDA:EDA是电子设计自动化（Electronic Design Automation）的缩写，一种使开发人应尝试将整个设计过程自动化的技术。
nios ii处理器功能说明
NIOS II功能模块说明（一）结合前面的NIOS II处理器架构简介，后面对各功能模块进行简要说明。
NIOS II功能模块说明（一）l 通用寄存器NIOS II架构包含32个32位通用寄存器，还包含32个32位的控制寄存器。
处理器架构能支持超级用户模式和普通用户模式，以便系统软件保护不同应用的控制寄存器。
这可以通过设置控制寄存器来实现。
NIOS II架构还能兼容未来增加的浮点寄存器。
算术逻辑单元（ALU）NIOS II的算术逻辑操作是基于通用寄存器来完成的，整个操作需要将一个或两个输入操作数进行运算，然后将计算结果输出并存储到寄存器中。
NIOS II支持的数据运算包括：1.算术运算：包括对有符号和无符号操作数进行的加、减、乘和除运算。
2.关系运算：包括对有符号和无符号操作数进行的等于、不等于、大于等于和小于运算。
EDA中国门户网站2e#t;jF"{1S3.逻辑运算：包括对逻辑操作数进行的与、或、或非和异或操作4.移位和循环移位操作：可以在单指令对操作数进行0至31位的移位和循环移位操作，并且能支持左移和右移、左循环和右循环移位。
NIOS II核并没有采用硬件来实现全部的NIOS II指令集，对没有用硬件实现的指令又称为未实现指令（Unimplemented Instructions）。
NIOS II核支持IEEE标准754‐1985规定的单精度浮点指令，这些单精度定制指令包括浮点加、减和乘运算，浮点除运算作为扩展的简单指令集有效。
这些指令均作为定制指令在NIOS II中实现，通过NIOS II Processor MegaWizard接口可以很容易的设计这些浮点指令。
需要注意的是，浮点除指令若采用硬件来实现，或占用比其他指令多的多的资源，若在设计中不使用硬件实现，则处理器会使用软件来实现浮点除运算。
另外，由于指令集仿真器不支持定制指令，若需要在指令集仿真器上运行软件，可以使用如下的#pragma描述在软件中禁止浮点定制指令，而是用软件实现浮点指令。
EDA技术实用教程第6章NIOS软核SOPC系统设计
寄存器 CTL0 CTL1 CTL2 CTL3 CTL4 CTL5 名称 status estatus bstatus ienable ipending cpuid B31 ... B2 B1 保留 U 保留 EU 保留 BU 中断使能位 中断挂起位 处理器的唯一标识 B0 PIE EPIE BPIE
. . .
异常临时寄存器（1） 断点临时寄存器（2） 全局指针寄存器 堆栈指针寄存器 帧指针寄存器 异常返回地址（1） 断点返回地址（2） 返回地址寄存器
（1）寄存器R0作为0寄存器。它通常包含常数0。 因此，写它时无效，读这个寄存器的返回值为0。 （2）寄存器R1被汇编器作为临时寄存器使用，用 户程序中不能使用。 （3）寄存器R24和R29用于处理表达式；它们在用 户模式不可用。 （4）寄存器R25和R30是JTAG调试模式专用。 （5）寄存器R27和R28用于控制NiosII处理器使用 的栈。 （6）寄存器R31用于保存子程序调用的返回地址。
6.2 NiosII指令系统
NiosII处理器是精简指令架构（RISC）。其 算术和逻辑运算的操作数在通用寄存器执 行。 通过Load和Store指令在内存和寄存器 之间传送数据。 NiosII处理器的字长为32 bits。所有的寄存器都是32 bits。32-bit的 字节地址可用从小到大或从大到小的风格 赋值。在配置时，用户可能会选择一种赋 值风格。本文使用从小到大的风格。 NiosII 架构使用单独的指令和数据总线，通常叫 做哈佛架构。
NiosII CPU内部结构示意图
CPU复位信号 时钟信号 JTAG 调试模块 程序控制器和 地址生成器
指令存储器
NIOS2完整教程
NIOS2完整教程NIOSII是一种32位可配置的软核处理器，支持使用硬件描述语言（HDL）进行快速设计和开发。
下面是一个完整的NIOSII教程，介绍了NIOSII的基本概念和使用方法。
第一部分：NIOSII概述（300字）NIOS II是Altera公司推出的一种可配置软核处理器。
它可以根据需要进行配置，包括选择处理器指令集的大小和功能，以及设置外设和存储器的接口。
NIOS II是基于经典的RISC架构，具有高性能和灵活性。
第二部分：NIOSII的基本构成（300字）NIOSII处理器由五个核心组件组成：指令集体系结构（ISA）、处理器核心、数据存储器、指令存储器和外设接口。
ISA定义了NIOSII支持的指令集，包括整数指令、浮点指令和多媒体指令。
处理器核心执行指令，并且可以执行单周期、多周期或流水线处理。
数据存储器用于存储数据，指令存储器用于存储程序指令。
外设接口用于连接NIOSII处理器和外部设备。
第三部分：NIOSII的配置和开发环境（300字）第四部分：NIOSII的应用场景（300字）NIOSII可用于各种应用场景，包括但不限于嵌入式系统、通信系统、工业自动化和军事应用。
NIOSII的可配置性使得它非常适合于各种需求和资源约束的项目。
NIOSII的性能和可扩展性使得它能够满足高带宽和实时性要求的应用。
此外，NIOSII的软件开发环境也非常成熟和易于使用，可以加快开发过程。
第五部分：NIOSII的优势和挑战（300字）NIOSII相对于其他软核处理器的主要优势在于其可配置性和性能。
NIOSII可以根据需求进行定制，并且可以实现高度优化的硬件和嵌入式软件系统。
然而，NIOSII的可配置性也带来了一些挑战，例如设计复杂性和调试困难。
此外，NIOSII的性能也受限于硬件资源的可用性和设计的质量。
总结（200字）在本教程中，我们介绍了NIOSII的基本概念和使用方法。
NIOSII是一种可配置的软核处理器，支持使用HDL进行快速设计和开发。