基于Cadence的高速PCB设计方案
基于Cadence的PCB设计(全文)
基于Cdence的PCB设计合肥230001)XX:TP311XX:XX:1009-3044(20XX)36-10278-02 PCB Design Bsed on CdenceLI Hn1, HUNG Lun-wen1, CHEN Tin-chi2(1.nhui Sun-Crete Electroincs CO., LTD, Hefei 230036, Chin; 2.nhui Vlue-dded Business Opertion Center Of Chin Telecom Co., Ltd, Hefei 230001, CHin)bstrct: s prt of softwre Cdence, llegro cn be employed in designing PCB, which strts from output of schemtic digrm tht constrints PCB design, then goes into the PCB designing environment. This pper introduces the methods nd procedures of PCB design on the interction pltform of Cpture CIS nd PCB Editor in llegro SPB 15.2.Key words: Cdence; llegro SPB15.2; PCB design; Cpture CIS; PCB Editor; interction pltformCdence软件是美国Cdence公司出品的一个大型ED软件,其功能十分强大,可以进行专用集成电路(SIC)设计、FPG设计和PCB设计。
目前,Cdence软件产品分为4个平台,分别为Incisive 功能验证平台,Encounter数字IC设计平台,Virtuoso定制设计平台和llegro系统互连设计平台。
使用CADENCE SpecctraQuest 的高速 PCB模拟实例
使用CADENCE/SpecctraQuest 的高速 PCB模拟实例广东省邮电科学院张君萍我们用Specctraquest主要是对PCB中的关键信号做模拟，确保制版后的信号完整性和高质量。
在模拟中，我们都使用频率为67.5MHZ,板阻抗为75欧姆，用Pulse信号作触发，占空比为50%。
1．保证关键信号的完整性，尽可能减少反射噪声，选择正确的匹配阻抗。
所用芯片PM3380，通过一组总线与驱动芯片74LVTH162244相连（见图一）。
为了保持信号的质量与完整性，我们要用阻抗匹配的方法。
已知PM3380这组总线的输出阻抗有42欧姆，我们的板上阻抗为75欧姆，那么我们应用33欧姆的外接阻抗，为了验证一下PM3380的输出阻抗是否对及为了保证信号质量，我们分别把外接阻抗设为33欧姆和任意其他值（如忽略PM3380的输出阻抗，设外接阻抗为75欧姆），用Specctraquest进行仿真，看是否如此。
结果见图二和图三。
图一PM3380与74LVTH162244的连接原理图二用33欧姆的外接匹配阻抗的仿真结果蓝色---driver 红色---receiver图三用75欧姆的外接匹配阻抗的仿真结果蓝色---driver 红色---receiver 信号的频率为67.5MHZ，用Pulse信号作触发。
由图可见，在图二中的红色波形为接收端信号，为U66的脚43，蓝色为驱动信号，为U27的脚K4。
由图中可见，有了正确的外接匹配阻抗,接收端的信号在高电平及低电平的维持阶段，信号非常平稳，而且它在高电平及低电平的切换处，拉升/降了原信号，使得提前进入电平切换，增加了信号的稳态时间，信号的上升/下降沿也比较平稳，信号质量很好。
相比之下，图三的信号质量就大不如图二。
由于外接阻抗不匹配，使得存在很大的反射噪声及其他问题，电平切换有很大的延迟，在上升沿有1.18ns的延迟，而且在高电平及低电平的维持阶段，信号不平稳，上升/下降沿的切换时间很长，对74LVTH162244后面驱动出的信号有很大的影响，不能保证后面的信号作用。
基于Cadence软件高速PCB设计的信号完整性仿真
基于Cadence软件高速PCB设计的信号完整性仿真邓素辉;谭子诚;鄢秋荣;刘明萍;周辉林【摘要】The common signal integrity (SI) problems of signal reflection and crosstalk in high-speed PCB were studied by using the analysis tool of PCB SI in the Cadence software.The simulation steps were given in detail and the waveforms of the simulation were shown.The results show that several methods of termination matching can be applied to solve the reflection problems.Adjusting the line spacing can effectively reduce the signal crosstalk phenomenon.The improvements of signal integrity in PCB were displayed obviously,the method is very helpful in undergraduates' teaching of the EDA design.%基于Cadence软件的PCB SI工具,对高速PCB信号完整性常见问题中的反射和串扰进行了仿真分析.演示了具体的仿真步骤,给出了仿真波形.仿真结果表明,使用不同的端接匹配方式实现了信号反射问题的改善,使用改变线间距的方法减少了信号串扰.直观的展示了PCB仿真设计能够改善信号完整性问题,可用于EDA设计的本科教学实验演示.【期刊名称】《实验室研究与探索》【年(卷),期】2017(036)012【总页数】5页(P116-120)【关键词】高速PCB;信号完整性;反射;串扰【作者】邓素辉;谭子诚;鄢秋荣;刘明萍;周辉林【作者单位】南昌大学信息工程学院,南昌330031;南昌大学信息工程学院,南昌330031;南昌大学信息工程学院,南昌330031;南昌大学信息工程学院,南昌330031;南昌大学信息工程学院,南昌330031【正文语种】中文【中图分类】TN410 引言随着电子产品朝着高速率、高密度、小体积的方向发展，电子系统设计领域已经进入GHz及以上的设计领域。
基于Cadence的PCB设计
基于Cadence的PCB设计作者：李涵,黄伦文,陈天池来源：《电脑知识与技术》2009年第36期合肥 230001)摘要:利用Cadence软件的Allegro系统互联平台可以完成PCB设计流程。
PCB设计从原理图输出到PCB设计环境中开始,并由原理图设计来约束、决定。
该文介绍了在Allegro SPB15.2版本中,利用CaptureCIS和PCB Editor互联平台进行PCB设计的方法和流程。
关键词:Cadence;Allegro SPB15.2;PCB设计;Capture CIS;PCB Editor;互联平台中图分类号:TP311文献标识码:A文章编号:1009-3044(2009)36-10278-02PCB Design Based on CadenceLI Han1, HUANG Lun-wen1, CHEN Tian-chi2(1.Anhui Sun-Create Electroincs CO., LTD, Hefei 230036, China; 2.Anhui Value-added Business Operation Center Of China Telecom Co., Ltd, Hefei 230001, CHina)Abstract: As a part of software Cadence, Allegro can be employed in designing PCB, which starts from output of schematic diagram that constraints PCB design, then goes into the PCB designing environment. This paper introduces the methods and procedures of PCB design on the interaction platform of Capture CIS and PCB Editor in Allegro SPB 15.2.Key words: Cadence; Allegro SPB15.2; PCB design; Capture CIS; PCB Editor; interaction platformCadence软件是美国Cadence公司出品的一个大型EDA软件,其功能十分强大,可以进行专用集成电路(ASIC)设计、FPGA设计和PCB设计。
CADENCEPCB设计布局与布线
CADENCEPCB设计布局与布线CADENCEPCB设计工具是电子工程师在进行PCB电路板设计时经常使用的软件。
其强大的功能使得设计师可以进行布局和布线，确保电路板的性能和可靠性。
下面将详细介绍CADENCEPCB设计的布局和布线过程。
首先是布局过程。
布局是指在PCB上放置电子元器件和确定它们之间的物理布置。
布局的目标是优化电路板的性能、减小电磁干扰并提供良好的散热。
以下是CADENCEPCB设计中的布局步骤：1.确定布局约束：首先，设计师需要根据电路的要求和特定的应用环境，确定布局的约束条件，如电源分配、信号完整性、热管理等。
这些约束条件将指导接下来的布局和布线过程。
2.放置电子元器件：根据电路图和设计要求，将电子元器件在PCB上进行合理的放置。
重要的因素包括元器件之间的物理距离，信号和电源线的长度和走向，以及避免冲突和干扰的布局。
3.优化布局：在放置元器件之后，设计师需要优化布局，以确保信号完整性。
这包括优化电源和地平面的布置，减小信号线的长度和交叉，并提供良好的散热条件等。
4.电源和地平面设计：在布局过程中，需要合理设计电源和地平面，以提供足够的电源稳定性和地电流供应。
这需要将电源和地线走线得当，并采用合适的电容和电感等元件进行滤波和终端处理。
接下来是布线过程。
布线是指设计师将电子元器件之间的连线进行优化和优化，以确保信号的完整性、最小化电磁干扰并满足设计约束条件。
以下是CADENCEPCB设计中的布线步骤：1.设计路由规则：在进行布线之前，设计师需要制定一个路由规则，包括最小线宽和线间距、阻抗控制、信号类型和电源线与地线的关系等。
这些规则将指导后续的布线过程。
2.自动布线：CADENCEPCB设计工具提供了自动布线工具，可以根据预先设定的规则和优化目标，自动生成布线方案。
设计师可以根据需要进行调整和优化。
3.手动布线：对于一些复杂的板线、高速信号或特殊需求，手动布线是必要的。
对于这些情况，设计师需要手动布线，根据设计约束和优化目标，确定线路的走向和走线方式，并避免冲突和干扰。
基于Cadence仿真工具的高速PCB系统设计
关键 词 ： 传输线 ； ； 阻抗 信号完整性 ； ； 真 反射 仿
中 图分类号 ： Ｐ ９． Ｔ ３１９
文献标 识码 ： Ａ
文章编 号 ：Ｎ ２１１（０７０～１６ ５ Ｃ ３— ３２０）２ ０— ４ ０ ０
Ｄｅ ｉ ｎ ｏ ｉ ｈ Ｓ ｅ ｓｇ ｆＨ ｇ ｐｅ ｄ ＰＣＢ ｙ ｔ ｍ ｓ Ｂａ ｅ ｎ Ｃａ ｅ ｅ Ｓ ｍ ｕ ａ ｉ ｎ Ｔｏ ｌ Ｓ ｓ ｅ ｓ ｄ ｏ ｄ ｎｃ ｉ ｌ ｔｏ ｏ ｓ
的器件 端接 。ＲＬ Ｇ 单 元 的特 性 阻 抗 被定 义 为 Ｃ
电压 Ｖ 和 电流 Ｊ的 比率 ， 图 １ 描 述 的那 样 。 如 所 假 定负 载 ｚ 正好 等 于 ＲＬ Ｇ 单 元 的 特性 阻抗 ， 。 Ｃ 则 图 １所 示 可 以用 无 限 长传 输 线 代替 。图 １中 的端 接 ｚ 简单 地表 示 了组成 整个传 输 线模 型 的 。
维普资讯
２０ ０ ７年 ４月
舰 船 电 子 对 抗
Ｓ Ｉ ＢＯＡＲＤ ＥＣＴＲＯＮＩ ＯＵＮＴＥＲＭＥＡＳ Ｈ Ｐ ＥＬ ＣＣ ＵＲＥ
Ａ ｐｒ ２ ０７ ．０
Ｖｏ ． Ｏ Ｎｏ ２ １３ ．
第３ Ｏ卷第 ２期
基 于 Ｃ ｄ ｎ ｅ仿 真 工具 的高速 Ｐ Ｂ系统 设 计 ａｅｃ Ｃ
在这 个 频 率 的 电路 占整 个 系统 的 １ ３以上 就 可 ／ 称为 高 速 电路 。以 表 示信 号 的上 升 时间 ， 以
点 的电压 和 电流 的 比例 ， ｚ 一Ｖ／ 。图 １代 表 即 。 ｉ 了传输 线 的等效 方式 ， Ｒ Ｃ 用 Ｌ Ｇ单 元 建 模 ， 度 长 ｄ ｚ代 表传 输 线 的微 分 段 ， 且 用一 个 阻抗 为 ｚ 并 。
基于Cadence仿真工具的高速PCB系统设计
基于Cadence仿真工具的高速PCB系统设计
向开福
【期刊名称】《舰船电子对抗》
【年(卷),期】2007(30)2
【摘要】从传输线理论入手分析由于阻抗不匹配原因引起的一系列信号完整性问题,并针对反射问题讨论了几种消除反射的端接方法,使用cadence公司的Allegro PCB si (SpecctraQuest)工具进行仿真,效果比较理想.
【总页数】5页(P106-110)
【作者】向开福
【作者单位】船舶重工集团公司723所,扬州,2250011
【正文语种】中文
【中图分类】TP391.9
【相关文献】
1.基于Cadence软件高速PCB设计的信号完整性仿真 [J], 邓素辉;谭子诚;鄢秋荣;刘明萍;周辉林
2.基于Cadence_Allegro的高速PCB设计信号完整性分析与仿真 [J], 覃婕;阎波;林水生
3.Cadence Allegro TimingVision1环境加快高速PCB接口时序闭合的三种方法[J], Hemant Shah
4.基于Cadence的高速PCB设计 [J], 张汝金;刘琨
5.Cadence发布PCB行业第一个面向过千兆赫兹（MGH）信号设计的高速仿真解决方案 [J],
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基于Cadence_Allegro的高速PCB设计信号完整性分析与仿真
，采用端接电阻后数据波形质量明显提升，端接能有效解决阻抗不匹配所引起的反射问题。
3 结语 Cadence_Allegro软件中的Specctraquest和Sigxp组件工具，为高速PCB的设计与仿真提供了强有力的支撑，包括仿真模型验证、拓扑分析、布线前与布线后仿真、约束条件的设置、PCB布局布线等硬件环节，通过仿真结果可促使设计者较好地把握信号完整性问题，优化设计，提高高速PCB设计的一次成功率，较好地应对高速设计所面临的挑战。
，源端端接主要采用串行端接，远(负载)端主要采用并行端接、戴维南端接、RC端接。由于并行端接的电流消耗大，戴维南端接的直流功耗大，RC端接的开关速度低等缺点，最为广泛使用的是源端串联电阻端接的方式，实际设计中需根据情况选择使用。
1．3 串扰 串扰发生在两个相邻的网络之间，若一个网络发生动态变化，将会通过场的作用将噪声耦合到与其相邻的静态网络上，从而影响其信号质量。信号传播时的信号路径与返回路径存在边缘场，会产生容性耦合与感性耦合，称为互容和互感。当一个网络发生动态变化时，通过边缘场的作用，容性、感性耦合电流对相邻网络造成影响。开关噪声、地弹都是由串扰引起的。串扰分为近端串扰(NEXT)与远端串扰(FEXT)，近端接近源端而远端远离源端。NEXT与FEXT幅值分别如式(2)，式(3)： 式中：Vb静态线后向噪声电压；Va1为动态线上信号电压；kb为后向串扰系数；Vf为静态线远端电压；Va2为信号线电压；k1为远端耦合系数；为两条线耦合区的长度；RT为上升时间；CmL，CL，LmL，LL分别为单位长度互容、电容、互感、电感。由式(2)，式(3)可知，减小NEXT的主要方法是减小CmL，LmL，通过加大网络间的距离可以做到这一点。减小FEXT的主要方法是增加RT，减小L，加大网络间的距离。减小串扰会增加系统成本，需要折中才能在保证信号完整性的基础上实现成本最节省化。1．4 定时 集成电路只能按规定的时序接收数据，过长的信号延迟可能导致时序违背和功能混乱。当系统时钟很高时，信号在器件间的传输时间以及同步准备时间都缩短了，驱动过载、走线过长都会引起延时。高速电路要求在很短的时间内满足各种门延时，包括建立时间、保持时间、线延时等，而且在高速PCB中，传输线上的分布电容、分布电感都会对信号的数字切换产生延时，影响数字电路的建立和保持时间，延时过长可能会导致集成电路无法正确判断数据。常见的时序系统分为普通时序系统和源同步时序系统2类，本文主要介绍普通时序系统的时序问题。所谓普通时序系统(公共时钟时序系统)就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供的，其主要限制条件如式(4)，式(5)： 式中：Ts,t，Th,t分别为建立时间与保持时间；Ts,m与Th.m分别为建立时间裕量与保持时间裕量；Tc为时钟周期；Tp,s为2根CLOCK走线之间的时钟偏移；Tc.s为时钟驱动器(PLL)的2个时钟输出之间的偏移；Tj为前后两个时钟周期之间的误差；Tc,d为驱动器内部的延时；Tf,d为驱动器到接收端之间的数据线飞行时间。对于任何普通时钟控制系统，如果能保证正常工作，就必须使建立时间裕量和保持时间裕量都至少大于零，即Ts,m>T0,Th,m>0。2 基于Cadence_Allegro的仿真结果及分析2．1 高速14位ADC／DAC应用系统简介 ，该应用系统可做ADC／DAC芯片验证，基于Cyclone2系列的FPGA，可实现DDC，DDS功能。实际应用中待测ADC选用Linear公司14位105 MS／s的芯片LTC2284，DAC芯片采用AD公司14位、210 MSPS的芯片AD9783，系统PCB设计。
第三章Cadence的PCB板设计
第三章Cadence的PCB板设计在Cadence软件系统中，进行PCB板设计（包括元件封装和PCB板设计），主要是通过Allegro Package软件来实现的。
3.1 焊盘设计进行过PCB板设计的人，都知道PCB板主要是由众多元器件和连线构成的，而每个元器件都有着自己封装形式。
在元器件的封装中，又占有着最重要的地位。
所以我们的讲授从焊盘的设计开始。
在这一节中，我们首先通过对一个可用于0603封装的表层焊盘，初步学习简单的焊盘设计；然后学习一个普通的通孔焊盘掌握焊盘的一般设计方法，最后再通过一个异型焊盘的设计，学习焊盘高级的设计。
一.设计表层焊盘1．进入焊盘设计界面我们在电脑上点击“开始→所有程序→Cadence SPB 16.2→PCB Editor Utilities→Pad Designer”菜单项，则会出现如下界面：图3-1 进入“Pad Designer”设计环境接着我们点击“File→New”菜单项，新建一个焊盘文件，我们把该焊盘文件命名为：“Smd37rec39”（其中“Smd”表示顶层焊盘，“rec”表示焊盘为矩形，“37”和“39”表示焊盘的宽度和高度）。
2．设置“Parameter”选项页回到“Pad Designer”界面，我们注意到它有两页，我们在“Parameter”页的“Units”的下拉列表框中选择“Mils”，表示以“mil”为单位，该页其它选项可以依照默认值。
3．设置“Layers”选项页然后进入“Layers”页，如下图所示：图3-2 “Pad Designer”的“Layers”选项页由于我们要设计的焊盘是贴片式焊盘，它只需要在印制板的表层进行设计，所以要选中“Single layer mode”选项。
在该选项页中，主要进行有关焊盘的各个层的设置，各层在选项页的上部显示，如：“BEGIN LAYER”、“DEFAULT INTERNAL”等。
对应的设置参数在该选项页的下部，分成“Regular Pad”、“Thermal Relief”、“Anti Pad”三栏进行输入。
cadencePCB设计与制版
Cadence PCB设计与制板关键词：Cadence,PCB,设计SPB15.2CD1～3，安装1、2，第3为库，不安装一、License安装：设置环境变量lm_license_file D:\Cadence\license.dat修改license中SERVER yyh ANY5280为SERVER zeng ANY5280二、用Design Entry CIS(Capture)设计原理图进入Design Entry CIS Studio设置操作环境\Options\Preferencses:颜色：colors/Print格子：Grid Display杂项：Miscellaneous.........常取默认值配置设计图纸：设定模板：\Options\Design Template:（应用于新图）设定当前图纸\Options\Schematic Page Properities创建新设计创建元件及元件库File\New\Library(...\Labrary1.OLB)Design\New Part...(New Part Properties)Parts per1/2/..(封装下元件的个数)Pakage Type:（只有一个元件时，不起作用）Homogeneous:复合封装元件中（多个元件图组成时）每个元件图都一样（default适用于标准逻辑）Heterogeneous:复合封装元件（多个元件图组成时）中使用不一样的元件图(较适用于大元件)一个封装下多个元件图，以View\next part(previous part)切换视图Part Numbering:Alphabetic/numericPlace(PIN...Rectangle)建立项目File\New\ProjectSchematic\new page(可以多张图：单层次电路图间，以相同名称的“电路端口连接器”off-page connector连接层次式电路图：以方块图（层次块Hierarchical Block...）来代替实际电路的电路图，以相同名称Port的配对内层电路，内层电路之间可以多张，同单层连接。
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基于Cadence的高速PCB设计方案
1 引言
人们对于通信的要去总是朝着“快”的方向发展，要求信号的传输和处理
的速度越来越快，相应的，高速PCB 的应用也越来越广。
高速电路有两个方面的含义：一是频率高，通常认为数字电路的频率达到或是超过45MHz 至
50MHz，而且工作在这个频率之上的电路已经占到了整个系统的三分之一，就称为高速电路。
另外从信号的上升与下降时间来考虑，当信号的上升时间小于
6 倍信号传输延时时即认为信号是高速信号，此时考虑的与信号的具体频率无关。
2 高速PCB 设计的基本内容
高速电路设计在现代电路设计中所占的比例越来越大，设计难度也越来越高，它的解决不仅需要高速器件，更需要设计者的智慧和仔细的工作，必须认真研究分析具体情况，解决存在的高速电路问题。
一般说来主要包括三方面的设计：信号完整性设计、电磁兼容设计、电源完整性设计。
2.1 信号完整性（signal integrity）设计
信号完整性是指信号在信号线上的质量。
信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。
差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。
特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。
具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。
2.1.1 串扰（crosSTalk）
串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容。