数电-时序逻辑电路练习题

Q1 Q2 Q3
100
110
111
011
001
000
第
13
页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
13、下列计数器中，不存在无效状态的是
A C 二进制计数器 环形计数器
(
十进制计数器
)。
√ ×
B D
× ×
扭环形计数器
分析提示
n 个触发器构成的n 位二进制计数器， 2n 个状态全部为有效 状态，不存在无效状态。
CP1 ↑，使 Q1 ↑，使 Q2 ↓，使
Q1n 1 Q1 0 1，Q1 变化 为 0 → 1，出现上升沿，
n 1 ，Q2 变化 为 1 → 0，出现下降沿， Q2 Q2 1 0 n
n
n 1 n Q3 Q3 1 第
16
。
页
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第 5 章 时序逻辑电路
单项选择题
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第 5 章 时序逻辑电路
单项选择题
4、从0开始计数的N进制增量计数器，最后一个计数状态为
A C N
(
)。
× ×
B D
N－1 2N
√ ×
N+1
分析提示
从0开始计数的N进制增量计数器，其计数状态依次是0、1、 2、…、 N－1 ，共 N 个计数状态。
第
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页
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第 5 章 时序逻辑电路
有效状态数 = n ，无效状态数 = 2n − n 。
第
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第 5 章 时序逻辑电路
单项选择题
10、 n 位触发器构成的扭环形计数器，其无效状态 的个数为 ( A
C
)。
2n − n
2n
× ×
B D
2n − 2n
2n − 1
√ ×
分析提示
n 位扭环形计数器，由 n 个触发器构成，共有 2n 个状态，
0000
0001
0011
0111
第
15
页
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第 5 章 时序逻辑电路
单项选择题
15、异步计数器如图示，若触发器当前状态Q3 Q2 Q1为110，则在时 钟作用下，计数器的下一状态为 ( )。
Q1 1D C1 Q2 1D C1 Q3 1D C1
A
B C D
101 111
√ × × ×
CP
_
Q1
第 19 页
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第 5 章 时序逻辑电路
单项选择题
19、由4位二进制计数器74LS161构成的任意进制计数器电路如图示， 计数器的最大状态是 ( )。
A
& 1 CP EP Q3 Q2 Q1 Q0 C ET 74LS161 LD _ CP D D D D RD 3 2 1 0
0000
× ×
_
单项选择题
17、由4位二进制计数器74LS161构成的任意进制计数器电路如图示， 计数时的最小状态是 ( )。
A
1 CP 1 EP Q3 Q2 Q1 Q0 C ET 74LS161 LD _ CP D D D D RD 3 2 1 0
0000
× ×
_
1 1
B
1111
0110 0001
C
D
√
×
分析提示
A C 8 ms 8μs
× ×
B D
4 ms 4μs
√ ×
分析提示
移位寄存器采用串行输入、并行输出的方式工作时，每作用1 个时钟脉冲CP信号输入1位数据， 4位串行数据输入需作用4个时 钟脉冲CP信号。
时钟脉冲CP信号的周期 TCP = 1/1000 = 0.001s = 1ms
完成4位串行数据输入转换并行数据输出的时间为= 4×1=4ms
CP1 ↓，使 Q1n 1 Q1 1 0 ，Q1 变化 为 1 → 0，出现下降沿，
n 1 Q1 ↓，使 Q2 Q 2 1 0 ，Q2 变化 为 1 → 0，出现下降沿，
n 1 Q2 ↓，使 Q3 Q3 0 第 1 n
n
n
17
。
页
数字电子技术
第 5 章 时序逻辑电路
A C 译码器 移位寄存器
(
)。
× √
B D
数据比较器 计数器
×
×
分析提示
移位寄存器采用串行输入、并行输出的工作方式，可实现串
行—并行数据的转换。
第
21
页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
21、一个4位串行数据输入的移位寄存器，时钟脉冲频率为1kHz， 完成转换4位并行数据输出的时间为 ( )。
A C 12 个 4 个
(
)。
× √
B D
3 个 6 个
×
×
分析提示
进制数 N = 12，设触发器的个数为n，按 N ≤2n 关系计算n ， 并取最小整数， n = 4。
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第 5 章 时序逻辑电路
单项选择题
7、 3位移位寄存器组成的环形计数器，其进制数为
A 6 进制 4 进制
(
)。
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第 5 章 时序逻辑电路
单项选择题
2、同步时序逻辑电路和异步时序逻辑电路的区别在于异步时序逻辑 电路 ( )。
A B C 没有触发器
× √ × ×
没有统一的时钟脉冲控制 没有稳定状态
输出只与内部状态有关
D
分析提示
异步时序逻辑电路在结构上，各触发器的时钟端不接到同一 个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟 脉冲同步 。
√
×
分析提示
n 位扭环形计数器，由 n 个触发器构成，有效状态数 = 2 n 。 计数器的进制数 = 有效状态数 。
第
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数字电子技术
第 5 章 时序逻辑电路
单项选择题
9、 4 位环形计数器中，无效状态的个数为
A C 4个 8个
(
12 个 0个
)。
× ×
B D
√ ×
分析提示
n 位环形计数器，由 n 个触发器构成，共有 2n 个状态，
数字电子技术自测练习
第 5 章 时序逻辑电路
单项选择题 填空题
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第 5 章 时序逻辑电路
单项选择题
1、时序逻辑电路在结构上
A 必须有组合逻辑电路 必须有存储电路
(
)。
×
√
B
C 必有存储电路和组合逻辑电路 × D 以上均正确
×
分析提示
根据时序逻辑电路任一时刻的输出信号，不仅取决于该时刻 的输入信号，还与输入信号作用前电路所处的状态有关的功能特 点，在结构上必须有存储电路记忆电路以前所处的状态。
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第 5 章 时序逻辑电路
单项选择题
3、图示各逻辑电路中，为一位二进制计数器的是
Q Q
Q Q
(
)。
C1 1D
A
Q
CP
√
Q
C1 1D
B
CP
×
_
Q
_
Q 1J
C
C1 1J 1K CP
×
D
C1 1K 1 CP
×
分析提示
一位二进制计数器的状态方程为
Q n 1 Q
n
每作用1个时钟CP 信号，状态变化1次。 按各电路的连接方式，求出驱动方程 并代入特性方程 。
√ ×
_
Q1
_
×
×
分析提示
n 1 i n
各触发器的状态方程：Q Q i ，i = 1, 2, 3 CP1 ↓= CP↓, CP2 ↓= Q1↓, CP3 ↓= Q2↓ 各触发器的时钟条件： 触发器具备时钟条件时按状态方程改变状态，不具备时钟条 件时状态不变。 n n n 各触发器的初始状态 ：Q3 Q2 Q1 011
第
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第 5 章 时序逻辑电路
填空题 时刻电路状态变化
3、时序逻辑电路的 “现态” 反映的是
的结果，而 “次态” 则反映的是
果。
时刻电路状态变化的结
参考答案
以前
当前
分析提示
当前输入信号 作用后，时序逻辑电路状态变化的结果为新的 状态 ，称为“次态” ；当前输入信号 作用前，时序逻辑电路所 处的状态 ，称为“现态” ，它是以前时刻输入信号作用后电路状 态变化的结果。
_
Q2
_
Q3
010
000
分析提示
n 1 i n
各触发器的状态方程：Q Q i ，i = 1, 2, 3 CP1 ↑= CP↑, CP2 ↑= Q1↑, CP3 ↑= Q2↑ 各触发器的时钟条件： 触发器具备时钟条件时按状态方程改变状态，不具备时钟条 件时状态不变。 n n n 各触发器的初始状态 ：Q3 Q2 Q1 110
B
1
1111
1001 0001
C
D
√
×
分析提示
图示电路，构成任意进制计数器所用的方法为 LD 复位 法 。 计数范围为： 预置数输入端的数值 0000 ~ 使 LD 为0时的状态1001 共10个有效状态，计数器的最大状态是1001。
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第 5 章 时序逻辑电路
单项选择题
20、下列器件中，具有串行—并行数据转换功能的是
× ×
B D
Leabharlann Baidu
8 进制 3 进制
× √
C
分析提示
n 位环形计数器，由 n 个触发器构成，有效状态数 = n 。 计数器的进制数 = 有效状态数 。
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第 5 章 时序逻辑电路
单项选择题
8、 3位移位寄存器组成的扭环形计数器，其进制数为 A C 3 进制
8 进制
(
)。
× ×
B D
6 进制 2 进制
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第 5 章 时序逻辑电路
单项选择题
12、下列计数器中，每次状态转换时只有一位触发器的状态发生变化 的是 ( )。
A 二进制计数器 环形计数器
× ×
B D
十进制计数器 扭环形计数器
×
C
√
分析提示
扭环形计数器在状态转换时，每次只有一位触发器的状态发 生变化。如 3 位扭环形计数器的状态图为：
图示电路，构成任意进制计数器所用的方法为进位输出 C置 于差数法 。计数范围为： 预置数输入端的数值 0110 ~ 使进位输出 C 为1时的状态1111 计数时的最小状态是0110 。
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第 5 章 时序逻辑电路
单项选择题
18、由4位二进制计数器74LS161构成的任意进制计数器电路如图示， 计数器的有效状态数为 ( )。
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第 5 章 时序逻辑电路
填空题
1、时序逻辑电路在任一时刻的稳定输出不仅与当时的输入有关，
而且还与
有关。
参考答案
输入信号作用前电路所处的状态
分析提示
时序逻辑电路在结构上，有存储电路记忆电路以前所处的状 态，从而使任一时刻的输出信号，不仅取决于该时刻的输入信号， 还与输入信号作用前电路所处的状态有关。
第
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数字电子技术
第 5 章 时序逻辑电路
单项选择题
14、下列状态中，不是 4 位扭环形计数器输出状态的是
A C 0000 0010
(
)。
× √
B D
1000 0001
×
×
分析提示
扭环形计数器在状态转换时，每次只有一位触发器的状态发 生变化。4 位扭环形计数器的状态图为：
Q1Q2Q3Q4 1000 1100 1110 1111
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第 5 章 时序逻辑电路
填空题 时序
4、时序逻辑电路按其不同的状态改变方式，可分为 逻辑电路和
时序逻辑电路两种。前者设置统一的时钟脉
冲，后者不设置统一的时钟脉冲。
参考答案
分析提示
同步
异步
同步时序逻辑电路在结构上，各触发器的时钟端接到同一个 时钟信号上，有统一的时钟脉冲控制，状态变化时和时钟脉冲同 步。 异步时序逻辑电路在结构上，各触发器的时钟端不接到同一 个时钟信号上，没有统一的时钟脉冲控制，状态变化时不和时钟 脉冲同步 。
单项选择题
5、由 n 个触发器构成的计数器，最多计数个数为
A C n个 2n 个
(
)。
× ×
B D
n2
2n 个
×
√
分析提示
每个触发器 Q 端有 0、1 两种可能状态， n 个触发器有 2n 种 可能的状态，最多计数个数为 2n 个 。
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第 5 章 时序逻辑电路
单项选择题
6、若构成一个十二进制计数器，所用触发器至少
有效状态数 = 2n ，无效状态数 = 2n −2n 。
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第 5 章 时序逻辑电路
单项选择题
11、4个触发器构成的8421BCD码计数器，其无关状态的个数为( A C 6个
10 个
)。
√ ×
B
8个
× ×
D 不定
分析提示
8421BCD码计数器为十进制计数器，有效状态数为10个， 4个 触发器共有 24 = 16 个状态，无效状态数 = 16−10 = 6个。
A
& 1 CP EP Q3 Q2 Q1 Q0 C ET 74LS161 LD _ CP D D D D RD 3 2 1 0
16 个
× ×
_
B
1
8 个
10 个 12 个
C
D
√
×
分析提示
图示电路，构成任意进制计数器所用的方法为 LD 复位 法 。 计数范围为： 预置数输入端的数值 0000 ~ 使 LD 为0时的状态1001 共10个有效状态。
16、异步计数器如图示，若触发器当前状态Q3 Q2 Q1为011，则在时 钟作用下，计数器的下一状态为 ( )。
Q1 1 CP RD 1J SD C1_ 1K RD Q2 1J SD _ C1_ 1K RD Q2 Q3 1J SD _ C1_ Q 1K RD 3
_
_
_
A B C D
100 110 010 000
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第 5 章 时序逻辑电路
填空题
2、时序逻辑电路在结构上有两个特点：其一是包含由触发器等构成的
电路，其二是内部存在
通路。
参考答案
存储
反馈
分析提示
时序逻辑电路用触发器等存储电路记忆电路以前所处的状态； 时序逻辑电路的内部反馈将电路的输出状态反馈到组合逻辑电路 的输入端，与输入信号一起共同决定组合逻辑电路的输出。