实验三_用状态机实现序列检测器的设计

实验三用状态机实现序列检测器的设计

一、实验目的：

用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。

二、原理说明：

序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出A，否则输出b。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例如：描述的电路完成对特定的序列数"11100101"的检测的部分HDL代码。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“b”。

三、实验内容：

1. 每个同学需要检测的数据是所用的电脑编号+200后转换的8位二进制数。

2. 通过ISE的CORE GENERATOR生成ROM模块，要求：每个存储单元存储1bit数据，共有16个数据。

3. 设计串行数据读出模块（read_rom.v），实现从ROM中循环读出数据，生成与时钟clk同步的串行数据流。

4.画出序列检测状态图，据此，编写由两个主控进程构成的有限状态机，生成序列检测模块（schk.v）。

5．编写数码管显示程序（decl7s.v），根据输入的4bits数据，输出7bits信号，驱动数码管显示A或B。已知数码管为共阳级连接。

提示：可以在default分支选用显示“0”。

6．将串行数据读出模块（read_rom.v），序列检测模块（sch.v）,数码管显示模块（decl7s.v）,整合为一个顶层模块XULIEQI .v。

7. 利用ISE对文本编辑输入各个模块代码、可通过画波形方式或HDL方式建立仿真激励文件，对以上各模块完成模块仿真。

8. 将XULIEQI .v 和消抖模块debounce_module.v组合为一个顶层模块top.v，消抖模块

对用按键输入的时钟clk消抖后输入后续模块使用。top.v不需要仿真（因为仿真时间过长）。

9. 根据下载板资源，设计硬件下载测试系统。（例如，可采用K5作为复位信号，K2为时钟clk输入，选择数码管为输出显示），锁定引脚，布局布线。

10. 下载后，按以下提示进行操作：

1）按下RESET(K5)键

2）按K2键（时钟clk输入），这时若串行输入的8位二进制序列码与预置码相同，则数码管HEX0应从原来的b变成A ，表示序列检测正确，否则仍为b。

四、思考题：

1、什么是IPCORE？本次设计中ROM模块是如何进行设计输入的？

2、说明状态机代码表达的是什么类型的状态机，它的优点是什么？详述其功能和对序

列数检测的逻辑过程；

五、实验报告：

根据以上的实验内容写出实验报告，包括设计原理、程序设计、程序分析、仿真分析、硬件测试和详细实验过程。