用状态机实现序列检测器
vhdl作业题目二3比特的任意二值序列检测器(101)
3比特的任意二值序列检测器（101）1，设计功能与要求：用状态机设计序列检测器（101）。
设计一个序列检测器，检测的序列流为“101”，当输入信号依次为“101”时输出一个高电平，否则输出为低电平。
2，设计思路：序列检测器是一种同步时序电路，它用于搜索，检测输入的二进制代码串中是否出现指定的代码序列，101序列检测器的原理图如下：CPX Z 010101001100013，状态转移图：本检测器要从一串二进制编码中检测出三位二进制码101，每增加一位相当于增加一个状态，再加上一个初始态，用四个状态可以实现，其Moore型原始状态转移图已给出，如下图：根据状态转移图可以得出Moore型原始状态转移表为：4，源代码：library ieee;use ieee.std_logic_1164.all;entity check isport(x:in std_logic;clk,rst:in std_logic;z:out std_logic);end check;architecture arch_check of check istype statetype is(s1,s2,s3,s4);signal present_state,next_state:statetype;beginstate_comb:process(present_state,x)begincase present_state iswhen s1=>z<='0';if x='1'thennext_state<=s2;elsenext_state<=s1;end if;when s2=>z<='0';if x='1'thennext_state<=s2;elsenext_state<=s3;end if;when s3=>z<='0';if x='1'thennext_state<=s4;elsenext_state<=s1;end if;when s4=>z<='1';if x='1'thennext_state<=s2;elsenext_state<=s3;end if;end case;end process state_comb;state_clocked:process(clk,rst)beginif(rst='1')thenpresent_state<=s1;elsif(clk'event and clk='1')thenpresent_state<=next_state;end if;end process state_clocked;end arch_check;5，仿真结果：6，仿真结果分析：如上图所示，当输入第一个101序列时，由于复位信号输出信号Z一直输出低电平，当输入第二个101序列时，在收到最后一个1并在时钟上升沿时z输出一个高电平。
序列信号检测器的设计与实现 实验报告
数字电路与逻辑设计实验实验名称：序列信号检测器的设计与实现学院: 信息与通信工程学院班级: xxxxxxxxxx学号: xxxxxxxxxx班内序号: xx姓名大学霸一、实验课题序列信号检测器的设计与实现二、实验任务及设计要求(1) 熟悉用VHDL语言设计时序逻辑电路的方法。
(2) 熟悉序列信号检测器的设计方法(3) 了解状态机的设计方法用VHDL语言设计实现一个序列信号检测器，当检测到“101”时，输出为“1”；其他情况时，输出为“0”，仿真验证其功能，并下载到实验板测试。
三、设计思路与过程实验需要4个端口，时钟输入clk，数据输入d_in，输出f。
根据老师的要求后面还加入了时钟显示clk_out来保证数据输入在时钟上升沿之前1、设计思路序列检测器有输入信号d_in和输出信号f。
输入输出的的逻辑关系为：当外部输入x第一个为“1”，外部输出Z为“0”；当外部输入x第二个为“0”，外部输出Z为“0”；当外部输入x第三个为“1”，外部输出Z才为“1”。
要判断输入序列中的一段是否为“101”，电路需要用不同的状态来标记。
假设电路的初始状态A,d_in输入第一个“1”，检测器状态由A转换到B,B代表101序列中的第一个“1”，输出为f=0,如果之后继续输入“1”还会保持在这个状态；d_in输入“0”，检测器由B转换到C,C代表101序列中的“0”，输出f=0；d_in输入第三个值“1”时检测到完整的101序列，输出f=1，同时因为输入为“1”，状态由C又转换回B；如果d_in输入第三个值为“0”，状态由C退回到初始状态A，输出f=0。
以上为序列检测器的功能分析。
由此可以画出序列检测器的状态图状态表如下：2、实验过程(1) 用计算机QuartusII 9.0软件新建工程，新建VHDL，写入程序代码，运行调试直至编译成功。
(2) 新建波形仿真软件，设置endtime,输入输出信号，运行，观察仿真结果确认无误。
序列检测器原理
序列检测器原理
序列检测器是一种用来检测和识别输入序列中特定模式的设备或算法。
它能够根据事先给定的规则或模型对输入序列进行分析和判断，并输出相应的结果或响应。
序列检测器通常由以下几个组成部分构成：
1. 输入接口：用于接收输入序列的信号或数据。
2. 存储器：存储检测器的状态信息和输入序列的历史数据。
3. 状态机：用于根据输入序列的不同模式进行状态转换和控制。
4. 判决逻辑：根据当前状态和输入序列的特征，判断当前模式是否匹配。
5. 输出接口：根据判决的结果，输出相应的响应或结果。
序列检测器的工作原理如下：
1. 初始化：将序列检测器的状态设为初始状态，准备接收输入序列。
2. 接收输入：逐个接收输入序列的信号或数据。
3. 状态转换：根据当前状态和输入序列的特征，根据事先设定好的规则或模型进行状态转换。
4. 判决匹配：根据当前状态和输入序列的特征，判断当前模式是否匹配。
5. 输出结果：根据判决的结果，输出相应的响应或结果。
6. 循环操作：重复执行2-5步骤，直至所有的输入序列被处理完毕。
通过以上的工作原理，序列检测器可以有效地检测和识别输入序列中的特定模式。
它在许多应用中都有广泛的应用，如通信领域中的错误检测、模式识别等。
采用状态机设计方法设计的1101序列检测
S2: if(D==1'b0) present_state<=S3; else present_state<=S2;
S3:
if(D==1'b1) present0; S4:
if(D==1'b1) present_state<=S2; else present_state<=S0; default:present_state<=S0; endcase
end //输出与状态寄存器的逻辑关系 assign Q=present_state[4]&~present_state[3]&~present_state[2]&~present_state[1]&~present_state[0]; endmodule
在BASYS 2开发板上的管脚配置如下，最后 一句不能缺： NET "clk" LOC = C11; NET "rest" LOC = G12; NET "D" LOC = P11; NET "Q" LOC = M5; NET "present_state[4]" LOC = G1; NET "present_state[3]" LOC = P4; NET "present_state[2]" LOC = N4; NET "present_state[1]" LOC = N5; NET "present_state[0]" LOC = P6; NET "clk" CLOCK_DEDICATED_ROUTE = FALSE;
always #10 clk=~clk; initial begin #8;D=1; #20;D=1; #20;D=0; #20;D=1; #20;D=1; #20;D=1; #20;D=0; #20;D=0; #20;D=1; #20;D=0; #20;D=0; end endmodule
序列检测器 verilog
五邑大学实验报告实验课程名称序列检测器院系名称：＿＿信息学院＿＿＿＿＿专业名称：＿＿电子信息工程＿＿＿实验项目名称：＿EDA实验＿＿＿＿班级ap07053 学号：＿ap*******＿＿＿报告人：＿＿黃少昌＿＿＿＿实验五序列检测器一、实验目的：1、掌握用Verilog HDL实现状态机的方法；2、利用状态机设计一个序列检测器。
二、实验原理：序列检测器在数据通讯，雷达和遥测等领域中用与检测步识别标志。
它是一种用来检测一组或多组序列信号的电路。
例如检测器收到一组串行码｛1110010｝后，输出标志1，否则，输出0。
考查这个例子，每收到一个符合要求的串行码就需要用一个状态进行记忆。
串行码长度为7位，需要7个状态；另外，还需要增加一个“未收到一个有效位”的状态，共8个状态；S0~S7，状态标记符的下标表示有几个有效位被读出。
画出状态转换图，如图5-1所示，很显然这是一个莫尔状态机。
8个状态机根据编码原则可以用3位二进制数来表示。
图 5-1 序列检测器状态变化图三、设计任务及要求：1、用状态机实现一序列检测器，即检测到串行码｛1110010｝后，检测器输出1，否则输出0；2、设计输入采用Verilog HDL语言；3、对设计进行仿真；4、把设计下载到试验箱验证。
四、设计提示：1、状态机是实验时序电路的有效工具，用状态机实现时序检测器就是典型例子；2、状态机的Verilog HDL 实现基本有固定模式，参见教程《数字系统设计与Verilog HDL》（第二版）第271~272页。
3、状态机实现的要点是在每个状态下，当时钟有效沿到来时，判断输入值是什么，然后决定下一状态跳转到什么地方。
五、给出设计的源程序：module seq(in,out,state,clk,reset);input in,clk,reset; output out;output[2:0]state;reg[2:0]state;reg out;parameter s0='d0,s1='d1,s2='d2,s3='d3,s4='d4,s5='d5,s6='d6,s7='d7; always @(posedge clk)begin if(reset) begin state<=s0;out<=0;endelse casex(state)s0:beginif(in==0) begin state<=s0;out<=0;endelse begin state<=s1;out<=0;endends1:beginif(in==0) begin state<=s0;out<=0;endelse begin state<=s2;out<=0;endends2:beginif(in==0) begin state<=s0;out<=0;endelse begin state<=s3;out<=0;endends3:beginif(in==0) begin state<=s4;out<=0;endelse begin state<=s3;out<=0;endends4:beginif(in==0) begin state<=s5;out<=0;endelse begin state<=s1;out<=0;endends5:beginif(in==0) begin state<=s0;out<=0;endelse begin state<=s6;out<=0;endends6:beginif(in==0) begin state<=s7;out<=1;endelse begin state<=s2;out<=0;endends7:beginif(in==0) begin state<=s0;out<=0;endelse begin state<=s1;out<=0;endenddefault:state<=s0;endcaseendendmodule六、给出序列检测器的仿真波形图：七、心得体会：此次实验，我觉得既锻炼了我们的设计，由简单的抽象理解到实际认知。
实验三_用状态机实现序列检测器的设计
实验三_用状态机实现序列检测器的设计引言：序列检测器是一类常用的电子设计电路，它在接收到特定的输入序列时，会产生特定的输出序列。
在许多应用场景中，如通信系统、数字信号处理和自动控制等领域，序列检测器都发挥着重要的作用。
本实验将利用状态机的概念，设计并实现一个简单的序列检测器。
一、序列检测器的设计原理序列检测器的设计原理基于状态机的思想。
状态机是一种抽象的计算模型，它由一组状态、一组输入和一组转移动作组成。
在序列检测器中，输入序列被连续地输入，状态也会根据输入进行不断变化。
当状态机检测到了预设的特定输入序列时，就会产生相应的输出序列。
二、序列检测器的设计步骤1.确定输入和输出序列：首先确定所需检测的输入序列和对应的输出序列，这将决定状态机的状态转移条件。
2.绘制状态转移图：根据输入和输出序列，绘制状态转移图，即用状态变量和状态转移条件表示状态转移关系。
3.设计状态机的状态转移表：根据状态转移图，将所有可能的状态转移关系整理为一个状态转移表。
4.实现状态机的代码逻辑：根据状态转移表，编写代码实现状态机的逻辑功能。
三、设计实例在本实验中，我们以一个简单示例为例，演示序列检测器的设计流程。
假设输入序列为0101，当检测到该输入序列时，输出序列为011.确定输入和输出序列：输入序列为0101，输出序列为012.绘制状态转移图：根据输入和输出序列，绘制状态转移图如下：0/00，S0，1/1/1说明：状态S0表示未检测到特定输入序列，状态S1表示检测到特定输入序列。
3.设计状态机的状态转移表：根据状态转移图，得到状态转移表如下：输当前状态，0，1S0，S0，S1S1，S0，S14.实现状态机的代码逻辑：根据状态转移表，编写代码实现状态机的逻辑功能，伪代码如下：if (当前状态 == S0)if (输入 == 0)当前状态=S0;输出=0;} else if (输入 == 1)当前状态=S1;输出=0;}} else if (当前状态 == S1)if (输入 == 0)当前状态=S0;输出=1;} else if (输入 == 1)当前状态=S1;输出=1;}}四、实验总结本实验利用状态机的思想，设计并实现了一个简单的序列检测器。
序列检测器_实验报告
一、实验目的1. 理解序列检测器的工作原理和设计方法；2. 掌握时序电路的经典设计方法；3. 学习使用Verilog HDL语言进行状态机的设计；4. 通过实验验证序列检测器的功能。
二、实验原理序列检测器是一种同步时序电路，用于检测输入的一串二进制编码。
当输入序列与预设的编码相匹配时，输出高电平；否则，输出低电平。
序列检测器在数字通信、安全防盗、密码认证等领域有着广泛的应用。
序列检测器的基本工作原理如下：1. 预设一个编码序列，称为目标序列；2. 当输入序列与目标序列相匹配时，输出高电平；3. 当输入序列与目标序列不匹配时，输出低电平。
三、实验器材1. PC机一台；2. EDA教学实验系统一台；3. 下载电缆一根（已接好）；4. 导线若干。
四、实验步骤1. 设计序列检测器的Verilog代码；2. 在EDA教学实验系统上编译、仿真和下载Verilog代码；3. 连接实验电路，下载Verilog代码；4. 通过逻辑分析仪观察输出波形，验证序列检测器的功能。
五、实验内容1. 设计一个长度为4位的序列检测器，目标序列为1001；2. 设计一个长度为8位的序列检测器，目标序列为11001001；3. 通过实验验证序列检测器的功能。
六、实验代码```verilogmodule seqdet(input clk, // 时钟信号input rst, // 复位信号input [3:0] din, // 输入序列output reg out // 输出信号);// 定义状态localparam [1:0] IDLE = 2'b00,MATCH = 2'b01,NOMATCH = 2'b10;// 状态寄存器reg [1:0] state, nextstate;// 输出函数always @(posedge clk or posedge rst) beginif (rst) beginstate <= IDLE;out <= 1'b0;end else beginstate <= nextstate;out <= (state == MATCH) ? 1'b1 : 1'b0; endend// 激励函数always @() begincase (state)IDLE: beginif (din == 4'b1001) beginnextstate = MATCH;end else beginnextstate = NOMATCH;endendMATCH: beginnextstate = IDLE;endNOMATCH: beginnextstate = IDLE;enddefault: beginnextstate = IDLE;endendcaseendendmodule```七、实验结果与分析1. 长度为4位的序列检测器：当输入序列为1001时，输出高电平；当输入序列不为1001时，输出低电平。
实验三用状态机实现序列检测器的设计
仿真，分析结果
4、锁引脚
1）根据DE2_pin_assignments文件内容、格式制作 本设计引脚对应文件的引脚锁定文件： XUELIEQI.csv
• 由Processing->generate functional simulation netlist，提取功能仿真的网表
• 由processing -> start simulation 进行功能仿 真，并对结果进行分析。
• 时序仿真
• 由assignments->settings,更改仿真器的设置为 时序仿真：timing
• 双击波形文件下的空白区，得到如下对话框，点 击Noder Finder
弹出下面的对话框，单击List，选中AB、CLK、CLR 、DIN、Q几个端口，单击>_后，点击OK
• 由edit->end time ，设定仿真终止时间为 1us, 选中CLK点击 设置周期是10ns，
并对CLR,DIN作相应设置
• 由assigments->settings，对仿真工具设定为功 能仿真，并将激励文件调入
• 由Processing->generate functional simulation netlist，提取功能仿真的网表
• 由processing -> start simulation 进行功能仿
实验三 用状态机实现序列检测器的设计
任务分析
• 本次实验的核心是：应用有限状态机设计思路， 检测输入的串行数据是否是”11100101”。
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1 实验目的
掌握利用有限状态机实现一般时序逻辑分析的方法，了解一般状态机的设计与应用。
2 实验内容
设计一序列检测器并在 SmartSOPC 实验箱上进行硬件测试。利用 Quartus ||软件进行设
计、仿真验证，最后进行引脚锁定并完成硬件测试。用 K3 控制复位；K4 控制状态机的时
硬 对模块的各端口说明如下：
clock
系统时钟输入（48MHz）
key[3..0]
按键输入
disp[3..0]
序列检测器检测结果输入（显示于数码管 8）
sda
串行序列码输出
clkout
序列检测器状态机时钟输出
rstout
序列检测器复位信号输出
dat[7..0]
检测预置数输出
led7..0]
LED 输出
239
seg[2]
167
dig[1]
159
key[0]
121
seg[3]
168
dig[2]
162
key[1]
122
seg[4]
165
dig[3]
161
key[2]
123
seg[5]
166
dig[4]
236
key[3]
124
seg[6]
163
dig[5]
237
clock
28
（6）将 schk_top.bdf 设置为顶层实体，对该工程进行全程编译处理，若在编译过程中发现 错误，则找出错误并更正错误，直至编译成功为止。 （7）硬件连接、下载程序。
//显示 5
4'h6:seg_r = 8'h82;
//显示 6
4'h7:seg_r = 8'hf8;
//显示 7
星
4'h8:seg_r = 8'h80; 4'h9:seg_r = 8'h90;
//显示 8
红
—袁 //显示 9
4'ha:seg_r = 8'h88;
言 //显示 a
4'hb:seg_r = 8'h83;
//时钟分频计数器 //内部寄存器
//消抖寄存器 //数码管扫描计数器
//数码管扫描显存 //分频时钟,用于消抖和扫描 //按键消抖输出
assign dat = dat_r; assign led = ~led_r; assign seg = seg_r; assign dig = dig_r;
//时钟分频部分
buff <= dout1 | dout2 | dout3; end
assign key_edge = ~(dout1 | dout2 | dout3) & buff;
always @(posedge clock)
begin
星
if(key_edge[0]) cnt2 <= cnt2 + 1'b1;
红 袁 —
5 实验程序
模块 1 为：
module schk_test(clock,key,sda,clkout,rstout,dat,disp,led,seg,dig);
//外接 I/O 口
input clock;
//系统时钟
input[3:0]key;
//按键输入
output[7:0]led;
//输出接 LED
parameter
S0 = 4'd0, S1 = 4'd1, S2 = 4'd2, S3 = 4'd3, S4 = 4'd4, S5 = 4'd5, S6 = 4'd6, S7 = 4'd7, S8 = 4'd8;
//状态机参数
assign disp = disp_r;
//输出检测结果
星
红
always @(posedge clk or negedge rst)
input
sda;
input
clk;
input
rst;
input[7:0]dat;
//序列检测模块 //串行序列码输入 //时钟信号输入 //复位信号输入
//输入待检测预置数
output[3:0] disp;
//检测结果输出
reg[3:0] disp_r; reg[3:0] state;
//检测结果输出寄存器 //状态机寄存器
seg[7..0]
数码管段输出
dig[7..0]
数码管位输出
4 实验步骤
（1）启动 Quartus||建立一个空白工程，然后命名为 schk_top.qpf。
（2）新建 VerilogHDL 源程序文件 schk_test（测试信号生成模块），输入程序代码并保存，
将 Verilog HDL 源程序文件转换成图形文件。若在编译过程中发现错误，则找出并更正错误， 直至编译成功为止。 （3）新建 Verilog HDL 源程序文件 schk_v（序列检测模块），输入程序代码并保存，将 Verilog HDL 源程序文件转换成图形文件。若在编译过程中发现错误，则找出并更正错误，直至编 译成功为止。 （4）新建图形设计文件命名为 schk_top.bdf 并保存，其模块原理图如下：
//串行序列码输出
//数码管扫描显示部分 always @(posedge clock) begin
if(div_clk) cnt3 <= cnt3 + 1'b1;
end
//定义上升沿触发进程
always @(posedge clock)
begin
if(div_clk)
begin
星
case(cnt3) 3'd0:disp_dat = data[7:4];
case(disp_dat)
//七段译码
4'h0:seg_r = 8'hc0;
//显示 0
4'h1:seg_r = 8'hf9;
//显示 1
4'h2:seg_r = 8'ha4;
//显示 2
4'h3:seg_r = 8'hb0;
//显示 3
4'h4:seg_r = 8'h99;
//显示 4
4'h5:seg_r = 8'h92;
言 码做记忆分析，直到在连续检测中所收到的每一位二进制码都与预置序列码对应相同。在检
语 测过程中，只要有一位不相等都将回到初始状态重新开始检测，不考虑重叠的可能。
设计 （2）为了配合硬件测试，需要设计一个测试模块（schk_test）,该模块主要产生序列检测器 件 所需的时钟、复位、串行输入序列码及预置数等信号。
的数累增；再按 1 次 K1 后，按 K2 则数码管 1 显示的数累增，如此循环。
3 实验原理
星 红 （1）序列检测器可用于检测由二进制码组成的脉冲序列信号。当序列检测器连续收到一组
袁 串行二进制码后，如果这组序列码与检测器中预先设置的序列码相同，则输出 1，否则输出
— 0。这种检测的关键是必须收到连续的正确码，所以要求检测器必须对前一次接受到的序列
//选择第一个数码管显示
3'd4:dig_r = 8'b11110111;
//选择第二个数码管显示
3'd7:dig_r = 8'b11111110;
//选择第八个数码管显示
default:dig_r = 8'b11111111;
endcase
end
end
always @(disp_dat)
begin
if((key_edge[1])&&(cnt2==2'b01)) data[3:0] <= data[3:0] + 1'b1; end
//序列码低 4 位 //下降沿检测
always @(posedge clock)
//预置数高 4 位
begin if((key_edge[1])&&(cnt2==2'b10)) dat_r[7:4] <= dat_r[7:4] + 1'b1;
星 //按键 3 复位
assign clkout = buff[3];
红 //按键 4 时钟 袁
—
always @(posedge clock)
言
begin
语
if(key_edge[2])
计 //按键 3 复位
begin
设
硬件 data_shift = {1'b0,data};
led_r = 8'd0;
always @(posedge clock)
begin
if (count < 17'd120000)
begin
count <= count + 1'b1;
星
div_clk <= 1'b0; end
红 袁 —
else
言
begin
语
count <= 17'd0;
计
div_clk <= 1'b1;
设
end end
语//显示 b
4'hc:seg_r = 8'hc6;
计//显示 c
4'hd:seg_r = 8'ha1;
设 //显示 d
硬件 4'he:seg_r = 8'h86;
4'hf:seg_r = 8'h8e;