第四章时序逻辑电路
同步时序逻辑电路逻辑电路可分为组合逻辑电路和时...
根据时序电路的输出是否与输入x1 , …, xn有关可以把同步 时序逻辑电路分为Mealy型和Moore型。Mealy型同步时序 逻辑电路的输出由输入x1 , …, xn和现态决定：
Z i f i ( x1 , , xn , y1 , , yr ) Y j g j ( x1 , , xn , y1, , yr ) Z i f i ( y1 , , yr )
4.1 同步时序逻辑电路模型
同步时序逻辑电路具有统一的时钟信号。时钟信号通常是 周期固定的脉冲信号。同步时序逻辑电路在时钟信号的控 制下工作，其电路中的各个单元、器件在时钟信号到来时 读取输入信号、执行响应动作。
4.1.1 同步时序逻辑电路结构 同步时序逻辑电路在结构上可分为组合逻辑电路部分 和存储电路部分，并且存储电路受时钟信号控制。
而存储元件的输出y1, …, yr也作为组合逻辑部分的内部输入， y1, …, yr称为同步时序逻辑电路的状态。当新的时钟信号没 有到来的时候，同步时序逻辑电路的状态y1, …, yr不会发生 改变，即使输入x1 , …, xn有变化状态y1, …, yr也不会改变； 对于新的时钟信号到来之前的状态y1, …, yr称为现态，记作 记作y (n)或y；当新的时钟信号到达后，存储电路会根据激 励信号Y1, …, Yr而改变其输出y1, …, yr ，此时的状态称为次 态，记作y (n + 1)。当时钟信号没有到达时，电路处于现态， 次态是电路未来变化的走向；当时钟信号到来后，先前的 次态成为当前的现态。
4.2.3 JK触发器
JK触发器除时钟信号输入端外有J、K两个输入端，具有置 0，置1，翻转及保持四种功能，是一种功能较强的触发器。 JK触发器的状态方程为：
Q( n1) JQ KQ
第四章 数字逻辑基础(1)
锁存器和触发器工作波形示意图:
Set Reset R Q Set Reset Clock S C R Q Q S Q
Байду номын сангаас
Q
Q
4.3 锁存器 4.3.1 RS锁存器 (1) 电路结构及逻辑符号
SD
≥1
Q
≥1
S R
Q
或
S R
Q
RD
Q
Q
Q
SD :置位端(置1端); RD :复位端(置0端); 定义: Q=0,Q=1 为0状态; Q=1,Q=0 为1状态.
RD 0 0 0 1 0 1 0
1 0 0 0 × 1 1 0 1 1 0 × 0 0
4.3.2 门控RS锁存器 在RS锁存器的基础上, 加控制信号,使锁存器状态转换的时 间,受控制信号的控制.
R C
&
≥1 &
RD ≥1
Q
1S C1 Q
Q
1R
Q
S
SD
RD=R· C
SD=S· C
当C=1时:门控RS锁存器功能和RS锁存器完全相同; 当C=0时:RD=SD=0,锁存器状态保持不变.
(3) RS锁存器的功能描述 ① 特性表
② 特性方程
Qn+1=SD+RDQn SDRD=0
③ 状态图
SD=0 RD=×
0
SD=1 RD=0
1
SD=0 RD=1
SD=× RD=0
RS锁存器工作波形图（初态假设为0）
SD 0 Q Q
1 0 1 0 0 0 1 0 0 1 SD RD 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Qn Qn+1 0 0 1 1 0 0 1 0 0 1 1 1 0 × 1 ×
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
02-4-1 RS锁存器
特征表
RD
SD
Qn
Qn+1
000
X
001
X
010
0
011
0
100
1
101
1
110
0
111
1
Qn ：原状态（现态） Qn+1：新状态（次态）
RS锁存器
Qn+1卡诺图：
RD Qn SD 00 01 11 10
0× 0 0 1 1× 0 1 1
Qn+1
5. 特征方程
Qn1 SD RDQn RD S D 1
RS锁存器
0Q
G1
&
Q1
G2
&
1
0
RD
SD
RD=1，SD=0 Q=0，Q=1 置位功能
1Q
G1
&
Q1
G2
&
0
0
RD
SD
RD=0，SD=0 Q=1，Q=1
不稳定
4. 特征表
RD SD
01
10 00 11
RS锁存器
QQ 01 10
不定（X） 不变
RS RD SD
RD：置0或复位端（低电平有效，逻辑符号上用圆圈表示）。 SD：置1或置位端（低电平有效）。 Q： 触发器原端或1端。通常将Q端状态作为触发器的输出状态。
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第四章 时序逻辑电路
第一节 锁存器与触发器 第二节 时序逻辑电路概述 第三节 同步时序逻辑电路的分析 第四节 同步时序逻辑电路的设计
第4章 时序逻辑电路
建立时间tsetup：输入信号D在时钟边沿到达前需稳定的时间
保持时间thold ：输入信号D在时钟边沿到达后需继续稳定的时间
20
2.4 D触发器
带使能端的D触发器：通过使能端EN信号来控制是否在时钟信号的触
发边沿进行数据的存储。
2选1
多路复用器
EN有效（=1） 选择外部D输入
EN无效（=0） 保持触发器当前的输出
D锁存器状态表、状态图和特征方程
状态转移表
D
Q*
0
1
0
1
D锁存器的时序图
特征方程：Q* = D（C=1）
状态图
D=1
D=0
0
1
D=1
D=0
D
C
Q
18
2.4 D触发器
由一对主、从D锁存器构成
主
D触发器符号
CLK
从
主锁存器
从锁存器
L
写入
不变
上升沿
锁存
开始写入
H
不变
写入
从锁存器只在时钟CLK的上升沿到来时采样主锁存器的输出QM的
• 输出逻辑模块G ：输出函数（现态和外部输入的逻辑函数）
Mealy型：输出依赖于当前状态和当前输入信号
Moore型：输出仅依赖于当前状态，和当前输入信号无关
输出=G(现态,输入)
标准脉冲信号
属于Mealy型时序逻辑电路
6
1.2 时序逻辑电路基本结构
Moore型：输出信号仅依赖于当前状态。
输出=G(现态)
在置位态下，若R输入变为高电平，则经过两级门延迟变为复位态
数字电子技术基础第四章习题及参考答案
数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。
CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。
设触发器的初始状态为Q0=0，Q1=0。
D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。
CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。
（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。
图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。
CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。
Y图4-67．分析图4-7所示电路的逻辑功能。
（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。
CP图4-78．时序逻辑电路分析。
电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。
并说明电路的功能。
1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。
1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。
（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。
4时序逻辑电路习题解答
自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。
A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1 图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。
A．RS⋅=00C．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。
假定锁存器的初始状态为0。
XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。
实现AQQ nn+=+1的电路是。
4 时序逻辑电路习题解答63A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。
输出端Q 所得波形的频率为CP 信号二分频的电路为 。
1A ． B ． C ．D ．图T4.89．将D 触发器改造成T 所示电路中的虚线框内应是 。
TQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是 。
A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是 。
A ．只与输入有关B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是 。
A ．只与输入有关 B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关13．用n 只触发器组成计数器，其最大计数模为 。
第四章同步时序逻辑电路逻辑电路可分为组合逻辑电路和时
组合逻辑电路的模型：
x1
输入
xn
组合 逻辑 电路
F1
输出
Fm
Fi fi (x1,, xn ) i 1,, m
2 触发器
触发器是一种具有两个稳定状态、并且能可靠地设置其状 态的电路单元。触发器通常由逻辑门构成。
同步时序逻辑电路中常常用触发器作为存储元件。
4.2.1 RS触发器
1. 基本RS触发器
4.2.2 D触发器
D触发器除时钟信号输入端外有一个输入端D，具有置0、 置1的功能。D触发器受时钟信号控制，只有当时钟信号 有效时，才能通过输入端D设置其状态；若时钟信号无效， 无论输入端D是什么信号，D触发器保持先前的状态不变。
D触发器的状态方程为：
Q(n1) D
为避免“空翻”现象，实际使用的D触发器采用了维持阻 塞结构，称为维持阻塞D触发器。维持阻塞D触发器在时 钟信号的上升沿采样输入端D并设置状态，具有较高的稳 定性和可靠性。
而存储元件的输出y1, …, yr也作为组合逻辑部分的内部输入， y1, …, yr称为同步时序逻辑电路的状态。当新的时钟信号没 有到来的时候，同步时序逻辑电路的状态y1, …, yr不会发生 改变，即使输入x1 , …, xn有变化状态y1, …, yr也不会改变； 对于新的时钟信号到来之前的状态y1, …, yr称为现态，记作 记作y (n)或y；当新的时钟信号到达后，存储电路会根据激 励信号Y1, …, Yr而改变其输出y1, …, yr ，此时的状态称为次 态，记作y (n + 1)。当时钟信号没有到达时，电路处于现态， 次态是电路未来变化的走向；当时钟信号到来后，先前的 次态成为当前的现态。
在不完全确定状态表中，判断两个状态是否相容的条件是： 在所有的输入条件下，
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4.1.1 基本SR锁存器
(3) 基本SR锁存器的状态特性表：
S R Qn Qn+1
000
0
001
1
010
0
011
0
100
1
101
1
110
111
Qn+1RQn S 00 01 11 10 00 1 0 0 11 1××
Q n1 S RQ n
SR 0 （约束条件）
4.1.1 基本SR锁存器
5.基本SR锁存器的应用 (1)作为存储单元，可存储1位二进制信息。 (2)其它功能触发器的基本组成部分。 (3)构成单脉冲发生器
001
1
010
0
011
0
100
1
101
1
110
111
4.1.2 钟控SR锁存器
3. 基本SR锁存器与钟控SR锁存器的区别
S
CP
R
S
Q
R
Q
（a）基本SR锁存器输出波形
（b）钟控SR锁存器输出波形
结论：钟控SR锁存器只在CP高电平期间接收输入信号， 基本SR锁存器任何时候均能接收输入信号。
4.1.3 钟控D锁存器
逻
电
辑 SS
Q
路
图
S
≥1
Q
符 号 RR
Q
G2
S 、 R称为触发脉冲输入端， S为置位（Set）端，R为复 位（Reset）端。
4.1.1 基本SR锁存器
(2)输入和输出的关系
01 R
01 S
G1
≥1
01 Q输
出
不
≥1
定
Q
10
G2
SR
00 01 10 11
不变 01 10 00
4.1.1 基本SR锁存器
architecture one of DLATCH is
“d”锁存器
begin
（Transparent Latch） process（Cl，D）
begin
if C1 =‘1’ then
Q <=D；
end if；
end process；
End one；
4.1.5 集成三态输出八D锁存器
74HC573的逻辑图
第四章 时序逻辑电路
4.1 锁存器 4.2 触发器 4.3 时序逻辑电路概述 4.4 同步时序逻辑电路的分析 4.5 同步时序逻辑电路的设计 4.6 异步时序逻辑电路的分析 4.7 常用时序逻辑电路模块
4.1 锁存器
基本SR锁存器 钟控SR锁存器 钟控D锁存器
4.1.1 基本SR锁存器
1.双稳态电路（Bistate Elements）
当OE=0时，输出高阻态。
4.2 触发器--概述
3.触发器的分类
5种不同功能的触发器
SR触发器 D触发器 JK触发器
T触发器 T’触发器
4.2.1 主从D触发器
1.主从D触发器电路结构及逻辑符号
主锁存器 从锁存器
D
1D
QM
1D
Q
C1
C1
Q
1D
Q
C1
Q
1D
Q
C1 Q
CP 1
1
（b）
（a）
2.工作原理
S0
1
1
1
0
R0
1
0
1
0
Q
Q
当SR锁存器输入端同时加1时，Q和Q 都变成了0。当S、 R同时由1→0时，触发器的输出将会出现由0→1→0…反 复切换。
4.1.1 基本SR锁存器
3.由与非门构成的基本SR锁存器
(1)电路结构和符号
(2)输入输出关系
G1
S
&
Q
R
&
Q
G2
SR
00 01 10 11
11 10 01 不变
当CP=0时，QM跟随D变化，从锁存器保持不变 当CP=1时，主锁存器保持不变，从锁存器跟随QM变化 主从D触发器的状态只有在CP上升沿时刻才会改变
Q0
1 EN
Q1
1 EN
Q2
1 EN
Q3
1 EN
Q4
1 EN
Q5
1 EN
Q6
1 EN
Q7
1 EN
1D C1 1D C1 1D C1 1D C1 1D C1 1D C1 1D C1 1D C1
1
1
D0
D1
D2
D3
D4
D5
D6
D7 LE OE
当LE=1时，输出Q跟随输入D变化，
当LE=0时，输出Q保持不变
1.电路结构和逻辑符号
G3
D
&
G5 1
G1
&
Q
CP
&
&
Q
G4
G2
2.特性方程
Q n1 S RQ n
将S=D，R=D（保证了SR=0）代入SR锁存 器的特性方程得
Qn1 D
1D
Q
C1
Q
3.特性表
D Qn Qn+1 00 0 01 0 10 1 11 1
4.1.3 钟控D锁存器
【例】在钟控D锁存器输入如图所示的CP和D波形， 试画出输出波形。假设锁存器初始状态为0。
G1 1Q
G2 1Q
G1
1
Q
电路有两个稳定工作状态：
1
Q
G2
Q 1 Q 0
Q 0 Q 1
问题：由于电路没有输入，无法控制或改变它的状态。
4.1.1 基本SR锁存器
G1
R
≥1
Q
S
≥1
Q
G2
不变
4.1.1 基本SR锁存器
2.由或非门构成的基本SR锁存器
(1)电路结构和逻辑符号
G1
R
≥1
Q
R G4
G1
&
Q
&
Q
G2
1S
Q
C1
1R
Q
CP=0：基本SR锁存器输入端均为1，状态保持不变
CP=1： S 、 R通过与非门作用于基本SR锁存器
4.1.2 钟控SR锁存器
2.逻辑功能
G3
S
&
CP
&
R G4
G1
&
Q
&
Q
G2
Q n1 S RQ n
SR 0 （约束条件）
S R Qn Qn+1
000
0
例：已知输入S 、R波形图，试画出Q 、Q 波形图，设SR 锁存器的初态为0。
SR
00 01 10 11
QQ 不变 01 10 00
S 0 1 0 10 1 0 R 0 0 0 00 0 0
Q
Q
对于由或非门构成的基本SR锁存器采用正脉冲触发。
4.1.1 基本SR锁存器
例：已知输入S、R波形图，试画出Q、Q波形图，设SR锁存 器的初态为0。
CP D Q Q
“透明”锁存器（Transparent Latch）
library IEEE；
use IEEE.std_logic_1164.all；
entity DLATCH is
1D
Q
C1
Q
port（D，Cl：in std_logic； Q：out std_logic）；
end DLATCH；
以下电路无法产生单脉冲：
5V
AN vO
R
vO
窄脉冲
4.1.1 基本SR锁存器
由基本SR锁存器构成的单脉冲发生电路：
S G1
&
Q
S
AN
R
R
5V
R
&
Q
R G2
Q
基本SR锁存器
每按动开关一次，只输出一个脉冲。
4.1.2 钟控SR锁存器
1.电路结构和逻辑符号
基本SR 锁存器
时钟脉冲
G3
S
&
CP
&
SS
Q
RR
Q
4.1.1 基本SR锁存器
4.锁存器的状态 (1) 0态、1态、非正常态
Q 0
Q
1
称为0态，
Q 1
Q 0
称为1态，
Q 0 Q 1
或
称为非正常态。
Q 0 Q 1
(2)现态和次态
现态（Present State）：锁存器在接收信号之前所处 的状态，用Qn表示；
次态（Next State）：锁存器在接收信号之后建立的新 的稳定状态，用Qn+1表示。