第5章-存储器技术
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操作系统原理第5章 存储管理
• ⑶最佳适应算法
• 最佳适应算法的空闲链是按空闲区从小到大顺序排 列。为进程选择分区时总是寻找其大小最接近进程 所要求的存储区域。所谓“最佳”是指每次为进程 分配内存时，总是把能满足要求、又是最小的空闲 分区分配给进程，避免“大材小用”。
• 因为每次分配后所切割下来的剩余部分总是最小的， 这样将加速碎片的形成。
• ①如果被回收空闲分区没有空闲伙伴分区，那么保留该分区为一 个独立的空闲分区，否则执行②；
• ②合并回收分区及其伙伴分区，从而得到一个尺寸（2I+1）更大的 回收空闲分区，转移到①；
一个伙伴系统内存分配与回收的例子
• 伙伴系统克服了固定分区和动态分区存储管理技术的缺陷。但是伙伴 系统存在一个问题，即内存空间需要不断地进行分裂和合并，频繁的 伙伴分区合并操作会浪费很多时间。
• ③内存分配原则，以页帧为单位来分配内存，将进程若干个逻辑上连续的 页面装入若干个离散的页帧中，由页表提供进程的页号到存储空间帧号的 映射。
5.2.4伙伴系统
• 其实现原理如下： • 一个伙伴系统内存的用户可用空间为2U。进程申请存储空间时，
系统总是为其分配大小为2I的一个空闲分区。其中S≤I≤U，2S是系 统允许的最小分区尺寸。在实际操作系统中，最小分区尺寸一般 为212。 • 如果进程申请的存储空间大小为K，且2I-1<K≤2I，则将整个2I大小的 分区分配给该进程；否则，该分区被分割成两个大小相等的伙伴 分区，大小为2I-1；再判断K是否满足条件：2I-2<K≤2I-1，若满足条件， 则将两个伙伴中的任何一个分配给该进程。否则，将其中一个伙 伴又分成两个大小相等的伙伴分区；此过程一直继续进行，直到 产生的分区满足条件I-J≥S并2I-J-1<K≤2I-J，将2I-J大小的分区分配给该 进程；当I-J-1<S时，系统不再分割成两个大小相等的伙伴分区，将 2S大小的分区分配给该进程。 • 当进程执行完毕，释放一个尺寸为2I的分区时，系统用下面的算法 回收该分区。
微机原理第五章 存储器
eg：要将6116SRAM放在8088CPU最低地址区域
（00000H~007FFH）
A11
CPU
A19
…
A0~A10
6116 CS
2）部分译码法 系统总线中的地址总线除片内地址外，部分高位地址（不是
全部高位地址）接到片外译码电路中参加译码，形成片选信号。 因此对应于存储芯片中的单元可有多个地址 。
（二）内存与CPU连接时的速度匹配
对CPU来说，读/写存储器的操作都有固定的时序（对8086 来说需要4个时钟周期），由此也就决定了对内存的存取速 度要求。
（三）内存容量的配置、地址分配 1. 内存容量配置
• CPU寻址能力（地址总线的条数） 软件的大小（对于通用计算机，这项不作为主要因素）
2. 区域的分配 RAM ROM 3. 数据组织 （按字节组织） 16位数据，低位字节在前，高位字节在后，存储器奇偶分体 （四）存储器芯片选择 根据微机系统对主存储器的容量和速度以及所存放程序的不同等 方面的要求来确定存储器芯片。它包括芯片型号和容量的选择。
24V
S
SiO2 G
D
字线
Vcc 位 线 输 出
P+ + + P+ N衬底
浮栅MOS
位
D
线
浮栅管
S
特点： 1）只读， 失电后信息不丢失 2）紫外线光照后，可擦除信息， 3）信息擦除可重新灌入新的信息（程序） 典型芯片（27XX） 2716（2K×8位），2764（8K ×8位）……
D0 D8
CE
址
线
存储体
启动
控制逻辑 控制线
读 写
数 据 CPU
电寄
路存
器数
（00000H~007FFH）
A11
CPU
A19
…
A0~A10
6116 CS
2）部分译码法 系统总线中的地址总线除片内地址外，部分高位地址（不是
全部高位地址）接到片外译码电路中参加译码，形成片选信号。 因此对应于存储芯片中的单元可有多个地址 。
（二）内存与CPU连接时的速度匹配
对CPU来说，读/写存储器的操作都有固定的时序（对8086 来说需要4个时钟周期），由此也就决定了对内存的存取速 度要求。
（三）内存容量的配置、地址分配 1. 内存容量配置
• CPU寻址能力（地址总线的条数） 软件的大小（对于通用计算机，这项不作为主要因素）
2. 区域的分配 RAM ROM 3. 数据组织 （按字节组织） 16位数据，低位字节在前，高位字节在后，存储器奇偶分体 （四）存储器芯片选择 根据微机系统对主存储器的容量和速度以及所存放程序的不同等 方面的要求来确定存储器芯片。它包括芯片型号和容量的选择。
24V
S
SiO2 G
D
字线
Vcc 位 线 输 出
P+ + + P+ N衬底
浮栅MOS
位
D
线
浮栅管
S
特点： 1）只读， 失电后信息不丢失 2）紫外线光照后，可擦除信息， 3）信息擦除可重新灌入新的信息（程序） 典型芯片（27XX） 2716（2K×8位），2764（8K ×8位）……
D0 D8
CE
址
线
存储体
启动
控制逻辑 控制线
读 写
数 据 CPU
电寄
路存
器数
五章存储器ppt课件
CS 6116 WE ③ D7～ D0
A0～ A10
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
部分译码法
第5章 半导体存储器
线选法
线选法是指高位地址线不经过译码，直接作为存 储芯片旳片选信号。
每根高位地址线接一块芯片，用低位地址线实现 片内寻址。
线选法旳优点是构造简朴，缺陷是地址空间挥霍 大，整个存储器地址空间不连续，而且因为部分 地址线未参加译码，还会出现地址重叠
第5章 半导体存储器
存储器容量扩充
位数扩充
A9～A0 片选
D7～D4 D3～D0
第5章 半导体存储器
A9～A0
CE
2114
A9～A0 CE 2114
（2） I/O4～I/O1
（1）
I/O4～I/O1
存储器容量扩充
单元数扩充
0000000001
译码器
A19～A10
0000000000
片选端
CE （1）
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
全译码法
第5章 半导体存储器
部分译码法
部分译码法是将高位地址线中旳一部分（而不是 全部）进行译码，产生片选信号。
该措施常用于不需要全部地址空间旳寻址能力， 但采用线选法地址线又不够用旳情况。
采用部分译码法时，因为未参加译码旳高位地址 与存储器地址无关，所以存在地址重叠问题。
间 tRH :地址无效后数据应保持旳时间 tOH :OE*结束后数据应保持旳时间
第5章 半导体存储器
SRAM写时序
第5章 半导体存储器
SRAM写时序
TWC :写周期时间 tAW :地址有效到片选信号失效旳间隔时间 TWB :写信号撤消后地址应保持旳时间 TCW :片选信号有效宽度 TAS :地址有效到WE*最早有效时间 tWP :写信号有效时间 T时W间HZ :写信号有效到写入数据有效所允许旳最大 TDW :写信号结束之前写入数据有效旳最小时间 TDH :写信号结束之后写入数据应保持旳时间
A0～ A10
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
部分译码法
第5章 半导体存储器
线选法
线选法是指高位地址线不经过译码，直接作为存 储芯片旳片选信号。
每根高位地址线接一块芯片，用低位地址线实现 片内寻址。
线选法旳优点是构造简朴，缺陷是地址空间挥霍 大，整个存储器地址空间不连续，而且因为部分 地址线未参加译码，还会出现地址重叠
第5章 半导体存储器
存储器容量扩充
位数扩充
A9～A0 片选
D7～D4 D3～D0
第5章 半导体存储器
A9～A0
CE
2114
A9～A0 CE 2114
（2） I/O4～I/O1
（1）
I/O4～I/O1
存储器容量扩充
单元数扩充
0000000001
译码器
A19～A10
0000000000
片选端
CE （1）
CS 6116 WE ④ D7～ D0
第5章 半导体存储器
全译码法
第5章 半导体存储器
部分译码法
部分译码法是将高位地址线中旳一部分（而不是 全部）进行译码，产生片选信号。
该措施常用于不需要全部地址空间旳寻址能力， 但采用线选法地址线又不够用旳情况。
采用部分译码法时，因为未参加译码旳高位地址 与存储器地址无关，所以存在地址重叠问题。
间 tRH :地址无效后数据应保持旳时间 tOH :OE*结束后数据应保持旳时间
第5章 半导体存储器
SRAM写时序
第5章 半导体存储器
SRAM写时序
TWC :写周期时间 tAW :地址有效到片选信号失效旳间隔时间 TWB :写信号撤消后地址应保持旳时间 TCW :片选信号有效宽度 TAS :地址有效到WE*最早有效时间 tWP :写信号有效时间 T时W间HZ :写信号有效到写入数据有效所允许旳最大 TDW :写信号结束之前写入数据有效旳最小时间 TDH :写信号结束之后写入数据应保持旳时间
微机原理第5章存储器
26
A11
A6
Y地址译码器
A11 X
26
地址
译码
A6 器
数据输入
DIN
输入
缓冲器
R/W读写输入
CS片选择
存储单元矩阵 n个 NXM
（4096XI）
写入 读出
输入 缓冲器
典型存储器的组成框图
数据输出
DOUT
第二节：存储系统基本概念和性能指标
衡量存储器的技术指标
存 储 器 容 量
存 取 速 度
功
存 储 带 宽
第三节：存储系统的分类和原理
3.2.1 静态 RAM (SRAM)
典型的静态RAM芯片：6116（2KB×8位）、6264（8KB×8 位）、62256（32KB×8位）、628128（128KB×8位）等。
第三节：存储系统的分类和原理
3.2.2 动态 RAM (DRAM)
第三节：存储系统的分类和原理
到了晶体管计算机时期(1959～1964)，主存储器均采用磁心存储器，磁 鼓和磁盘开始用作主要的辅助存储器。不仅科学计算用计算机继续发展，而 且中、小型计算机，特别是廉价的小型数据处理用计算机开始大量生产。
1964年，在集成电路计算机发展的同时，计算机也进入了产品系列化的 发展时期。半导体存储器逐步取代了磁心存储器的主存储器地位，磁盘成了 不可缺少的辅助存储器，并且开始普遍采用虚拟存储技术。随着各种半导体 只读存储器和可改写的只读存储器的迅速发展，以及微程序技术的发展和应 用，计算机系统中开始出现固件子系统。
1） RAM也称读写存储器，对该存储器内部的任何一个存储单元，既可 以读出（取），也可以写入（存）；
2）存取用的时间与存储单元所在的物理地址无关； 3）主要用作主存，也可作为高速缓存使用； 通常说的内存容量均指
A11
A6
Y地址译码器
A11 X
26
地址
译码
A6 器
数据输入
DIN
输入
缓冲器
R/W读写输入
CS片选择
存储单元矩阵 n个 NXM
（4096XI）
写入 读出
输入 缓冲器
典型存储器的组成框图
数据输出
DOUT
第二节：存储系统基本概念和性能指标
衡量存储器的技术指标
存 储 器 容 量
存 取 速 度
功
存 储 带 宽
第三节：存储系统的分类和原理
3.2.1 静态 RAM (SRAM)
典型的静态RAM芯片：6116（2KB×8位）、6264（8KB×8 位）、62256（32KB×8位）、628128（128KB×8位）等。
第三节：存储系统的分类和原理
3.2.2 动态 RAM (DRAM)
第三节：存储系统的分类和原理
到了晶体管计算机时期(1959～1964)，主存储器均采用磁心存储器，磁 鼓和磁盘开始用作主要的辅助存储器。不仅科学计算用计算机继续发展，而 且中、小型计算机，特别是廉价的小型数据处理用计算机开始大量生产。
1964年，在集成电路计算机发展的同时，计算机也进入了产品系列化的 发展时期。半导体存储器逐步取代了磁心存储器的主存储器地位，磁盘成了 不可缺少的辅助存储器，并且开始普遍采用虚拟存储技术。随着各种半导体 只读存储器和可改写的只读存储器的迅速发展，以及微程序技术的发展和应 用，计算机系统中开始出现固件子系统。
1） RAM也称读写存储器，对该存储器内部的任何一个存储单元，既可 以读出（取），也可以写入（存）；
2）存取用的时间与存储单元所在的物理地址无关； 3）主要用作主存，也可作为高速缓存使用； 通常说的内存容量均指
第5章 虚拟存储器 (1)
作业无法在小内存中运行，无法提高系统的多道程序度，限制了处理机的利用率 和系统的吞吐量。事实上，许多作业在运行时，并非需要用到全部程序和数据。
• (2)驻留性，是指作业被装入内存后，整个作业都一直驻留在内存中，其中 任何部分都不会被换出，直至作业运行结束。尽管运行中的进程被阻塞，而处于 长期等待状态，它们都仍将驻留在内存中，继续占用宝贵的内存资源。
虚拟存储ห้องสมุดไป่ตู้概述
虚拟存储器的定义和特征
虚拟存储器的特征
• (3)虚拟性。是指能够从逻辑上扩充内存容量，使用户所看到的内存容 量远大于实际内存容量。这样，就可以在小的内存中运行大的作业，或者 能提高多道程序度。它不仅能有效地改善内存的利用率，还可提高程序执 行的并发程度。
• 虚拟存储器目前已在大、中、小及微机上广泛采用。虚拟性是以多次 性和对换性为基础的，或者说，仅当系统允许将作业分多次调入内存，并 能将内存中暂时不运行的程序和数据换至盘上时，才能实现虚拟存储器。
虚拟存储器概述
5.1.3 虚拟存储器的实现方法 P167
• 在虚拟存储器中，允许将一个作业分多次调入内存。所以，虚拟存储器的 实现，都建立在离散分配存储管理方式的基础上。目前，所有的虚拟存储器都 是采用下述方式之一实现的。
• 1．分页请求系统
• 分页请求是在分页的基础上增加了请求调页功能和页面置换功能所形成的 页式虚拟存储系统。它允许用户程序只装入少数页面的程序（及数据）即可启 动运行。以后，再通过调页功能及页面置换功能陆续地把即将运行的页面调入 内存，同时把暂不运行的页面换出到外存上。置换时以页面为单位；为了能实 现请求调页和页面置换功能，系统必须提供硬件支持和请求分页的软件。
5.2 请求分页存储管理方式 P168
• (2)驻留性，是指作业被装入内存后，整个作业都一直驻留在内存中，其中 任何部分都不会被换出，直至作业运行结束。尽管运行中的进程被阻塞，而处于 长期等待状态，它们都仍将驻留在内存中，继续占用宝贵的内存资源。
虚拟存储ห้องสมุดไป่ตู้概述
虚拟存储器的定义和特征
虚拟存储器的特征
• (3)虚拟性。是指能够从逻辑上扩充内存容量，使用户所看到的内存容 量远大于实际内存容量。这样，就可以在小的内存中运行大的作业，或者 能提高多道程序度。它不仅能有效地改善内存的利用率，还可提高程序执 行的并发程度。
• 虚拟存储器目前已在大、中、小及微机上广泛采用。虚拟性是以多次 性和对换性为基础的，或者说，仅当系统允许将作业分多次调入内存，并 能将内存中暂时不运行的程序和数据换至盘上时，才能实现虚拟存储器。
虚拟存储器概述
5.1.3 虚拟存储器的实现方法 P167
• 在虚拟存储器中，允许将一个作业分多次调入内存。所以，虚拟存储器的 实现，都建立在离散分配存储管理方式的基础上。目前，所有的虚拟存储器都 是采用下述方式之一实现的。
• 1．分页请求系统
• 分页请求是在分页的基础上增加了请求调页功能和页面置换功能所形成的 页式虚拟存储系统。它允许用户程序只装入少数页面的程序（及数据）即可启 动运行。以后，再通过调页功能及页面置换功能陆续地把即将运行的页面调入 内存，同时把暂不运行的页面换出到外存上。置换时以页面为单位；为了能实 现请求调页和页面置换功能，系统必须提供硬件支持和请求分页的软件。
5.2 请求分页存储管理方式 P168
微机原理第5章存储器系统
71
3. 工作方式
数ห้องสมุดไป่ตู้读出 字节写入：每一次BUSY正脉冲写
编程写入
入一个字节
自动页写入：每一次BUSY正脉冲写
入一页（1~ 32字节）
字节擦除：一次擦除一个字节 擦除
片擦除：一次擦除整片
72
4. EEPROM的应用
可通过编写程序实现对芯片的读写； 每写入一个字节都需判断READY / BUSY
主存储器 虚拟存储系统
磁盘存储器
8
Cache存储系统
对程序员是透明的 目标：
提高存储速度
Cache
主存储器
9
虚拟存储系统
对应用程序员是透明的。 目标：
扩大存储容量
主存储器
磁盘存储器
10
3. 主要性能指标
存储容量（S）（字节、千字节、兆字节等） 存取时间（T）（与系统命中率有关）
端的状态，仅当该端为高电平时才可写 入下一个字节。
P219例
73
四、闪速EEPROM
特点：
通过向内部控制寄存器写入命令的方法 来控制芯片的工作方式。
74
工作方式
数据读出
读单元内容 读内部状态寄存器内容 读芯片的厂家及器件标记
CAS：列地址选通信号。
地址总线上先送上行地址，后送上列地址，它们 分别在#RAS和#CAS有效期间被锁存在锁存器中。
WE：写允许信号
DIN： 数据输入
WE=0 WE=1
数据写入 数据读出
DOUT：数据输出
49
3. 2164在系统中的连接
与系统连接图
50
三、存储器扩展技术
51
1. 存储器扩展
1 A15 1 A14 1 A13
3. 工作方式
数ห้องสมุดไป่ตู้读出 字节写入：每一次BUSY正脉冲写
编程写入
入一个字节
自动页写入：每一次BUSY正脉冲写
入一页（1~ 32字节）
字节擦除：一次擦除一个字节 擦除
片擦除：一次擦除整片
72
4. EEPROM的应用
可通过编写程序实现对芯片的读写； 每写入一个字节都需判断READY / BUSY
主存储器 虚拟存储系统
磁盘存储器
8
Cache存储系统
对程序员是透明的 目标：
提高存储速度
Cache
主存储器
9
虚拟存储系统
对应用程序员是透明的。 目标：
扩大存储容量
主存储器
磁盘存储器
10
3. 主要性能指标
存储容量（S）（字节、千字节、兆字节等） 存取时间（T）（与系统命中率有关）
端的状态，仅当该端为高电平时才可写 入下一个字节。
P219例
73
四、闪速EEPROM
特点：
通过向内部控制寄存器写入命令的方法 来控制芯片的工作方式。
74
工作方式
数据读出
读单元内容 读内部状态寄存器内容 读芯片的厂家及器件标记
CAS：列地址选通信号。
地址总线上先送上行地址，后送上列地址，它们 分别在#RAS和#CAS有效期间被锁存在锁存器中。
WE：写允许信号
DIN： 数据输入
WE=0 WE=1
数据写入 数据读出
DOUT：数据输出
49
3. 2164在系统中的连接
与系统连接图
50
三、存储器扩展技术
51
1. 存储器扩展
1 A15 1 A14 1 A13
存储器
外存平均访问时间ms级: 硬盘 9~10ms 光盘 80~120ms 内存平均访问时间ns级: SRAM Cache1 ~ 5ns SDRAM内存 7~15ns EDO内存 60~80ns EPROM存储器 100~400ns
5.1.3 半导体存储器芯片的结构
地 址 寄 存 地 址 译 码
存储体
– – – – – – 8根地址线 A7～A0 1根数据输入线 DIN 1根数据输出线 DOUT 行地址选通 RAS* 列地址选通 CAS* 读写控制 WE*
NC DIN WE* RAS* A0 A2 A1 GND
1 2 3 4 5 6 7 8
16 15 14 13 12 11 10 9
VSS CAS* DOUT A6 A3 A4 A5 A7
5.2.3 动态RAM
• DRAM的基本存储单元是单个场效应管及其极 间电容 • 每个基本存储单元存储二进制数一位 • 许多个基本存储单元形成行列存储矩阵 • 必须配备“读出再生放大电路”进行刷新 • 每次同时对一行的存储单元进行刷新
• DRAM一般采用“位结构”存储体： –每个存储单元存放一位 –需要8个存储芯片构成一个字节单元 –每个字节存储单元具有一个地址
一、DRAM一般结构
Ed T0 B 位线 C0 Y选择线 （列） T2 A 数据线
字线 X(行)选择线 C C1 T1
预充
特点：外部地址线是内部地址的一半
动态RAM的举例－Intel 2164
4.2 随机读写存储器（RAM）
二、DRAM芯片2164
• 存储容量为 64K×1 • 16个引脚：
Cache
CPU I/O接口
内存
外存
5.1 半导体存储器的分类
微机原理和接口技术-5-2 存储系统
0110000000000000 1111111111111111
20
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
例3 （1）解：如果ROM和RAM存储器芯片都采用 8K×1的芯片，试画出存储器与CPU的连接图。
MREQ# A15-0 R/W#
CPU
D7~D0
OE#
例2解
微机原理与接口技术---Chapter5 存储器
MREQ# A20-0 R/W#
CPU
D7~D0
OE#
A20-18
000
3-8译码器
001
010
A17-0
WE A CS
256K ×8
D
WE A CS
256K ×8
D
WE A CS
256K ×8
D
D7~D0
D7~D0
D7~D0
…
111
WE A CS
如果采用的字节编址方式，则需要20条地址线，因为220=1024K byte。
注：字编址方式时，每个32位字地址能够访问4个字节； 如果按照字节编址方式，则每个地址只对应一个字节， 因此所需的地址数是前者的4倍， 218* 4=220 ，即需要20条地址线）
13
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
解：256K*8位SRAM芯片包含18根地址线 (1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线， 因为221=2048K， 其中高3位经过译码器输出后用于芯片选择， 低18位作为每个存储器芯片的地址输入。 (3) 该存储器与CPU连接的结构图如下。
20
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
例3 （1）解：如果ROM和RAM存储器芯片都采用 8K×1的芯片，试画出存储器与CPU的连接图。
MREQ# A15-0 R/W#
CPU
D7~D0
OE#
例2解
微机原理与接口技术---Chapter5 存储器
MREQ# A20-0 R/W#
CPU
D7~D0
OE#
A20-18
000
3-8译码器
001
010
A17-0
WE A CS
256K ×8
D
WE A CS
256K ×8
D
WE A CS
256K ×8
D
D7~D0
D7~D0
D7~D0
…
111
WE A CS
如果采用的字节编址方式，则需要20条地址线，因为220=1024K byte。
注：字编址方式时，每个32位字地址能够访问4个字节； 如果按照字节编址方式，则每个地址只对应一个字节， 因此所需的地址数是前者的4倍， 218* 4=220 ，即需要20条地址线）
13
Zuo 华中科技大学计算机学院
微机原理与接口技术---Chapter5 存储器
解：256K*8位SRAM芯片包含18根地址线 (1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线， 因为221=2048K， 其中高3位经过译码器输出后用于芯片选择， 低18位作为每个存储器芯片的地址输入。 (3) 该存储器与CPU连接的结构图如下。
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数据缓冲
I/O3I/O2I/O1 I/O0
11
5.1.3 存储器系统结构
双译码
A9~A5
00000
31
0
X0
X X1 译
3232 存储
0
码
矩阵
X31 1K 1 31
N位地址线分成两部
分，送X和Y译码器进行
译码，产生一组行选择线
数 X和一组列选择线Y。
据 I/O 一根X线选中同一行
缓 冲
的所有单元，一根Y线选 中同一列的所有单元。
NUIST
第5章 存储器技术
教学目标
了解存储器的分类及主要技术指标 了解现代微机的存储体系 掌握半导体存储器的结构和工作原理 掌握半导体存储器的接口设计
NUIST
第5章 存储器技术
1
存储器概述
2
随机读写存储器
3
只读存储器
4
CPU与存储器的连接
5
现代微机的存储体系
3
NUIST
存储器概述
存储器用来存放程序和数据。表征了计算机的“ 记忆”功能。
5.1.3 存储器系统结构
地 AB 址
锁 存
1 0
由基本N 本存存储储单单 元元放组一成个，二一进制个基
地 址 译M 码
10101010 10存1 0储1体0 10
(矩阵)
10101010
数 据 DB 缓 冲
读写控制
CB
8
5.1.3 存储器系统结构
对CPU送来的m位地址信 息进行译码，从而选中片 内某一存储单元。
存储芯片若要存放MN位 二进制信息，需要MN个
基本存储单元。
地
地
AB 址
址
锁
译
存
码
1010101 0 10存1 0储1体0 10
矩阵
10101010
数 据 DB 缓 冲
控制对选中的存储单元 进行读写操作
读写控制 CB 读
9
5.1.3 存储器系统结构
2mN存储体结构
m条 地址线
地0 址1
译
码 2m−1 器
T1
T2
B=0
控制管
原理示意图
15
5.2.1 静态RAM
T1管导通，A=0，T2管截止，B=1
Vcc
0
T3 T4
A
T1
T2
逻辑0
1
B
原理示意图
用两个相对稳定状态分别表示逻辑1和逻辑0
16
X译码输出线为高电平5,.T2.5、1 T静6导态通R，AAM、B分别与D0，/D0相连
X地址译码线
行选通管
六
存储器
10101010
10101010
I/ON-1 I/O1I/O0
10
5.1.3 存储器系统结构
单译码
A7~A0 00000001
地0 址1
译
码 255 器
存储器 1010
只用一个译码电路 对所有地址信息进行译 码，译码输出的选择线 直接选中对应单元
适合小容量存储器
0 CS
WR
0 RD
控制 电路
指标：容量、速度和价格/位
快 存 取 速 度
慢
小高
寄存器 Cache 主存储器(RAM和ROM) 内存
存 储 容 量
/
价 格 位
外存储器(软盘、磁盘、光盘) 外存 大 低
存储器的层次结构
4
存储器
5.1.1 半导体存储器的分类
外部存储器 内部存储器
软盘 硬盘 磁带10根地址线
A6 1
18 VCC
A5 2
17 A7
A4 3
16 A8
A3
4
15
2114
A9
A0 5 RAM 14 I/O1
A1 6
13 I/O2
A2 7
12 I/O3
CS 8
11 I/O4
GND 9
10 WE
存储单元 每个单元 个数 数据位数
19
4根数据线
2114 读操作时序
将欲读取存储单元A 的地址加载到存储
Y31
Y0
CS
控制
WR 电路
RD
Y译码
A4~A0
00000
12
某一单元的X线和Y 线同时有效时，相应单元 被选中。
大容量存储器中，通 常采用双译码结构。
第5章 存储器技术
1
存储器概述
2
随机读写存储器
3
只读存储器
4
CPU与存储器的连接
5
现代微机的存储体系
13
NUIST
随机读写存储器
根据基本存储单元的类型不同，RAM可分为 静态RAM 动态RAM
A
地址
地址建立 时间
写周期 写脉冲宽度
D 下一周期
恢复 时间
片选CS 写信号WE
B
C
数据有效 时间
数据输入
21
5.2.1 静态RAM
静态RAM 芯片
2114 (1K ×4位) 6116 (2K ×8位) 6264 (8K ×8位) 62128 (16K×8位) 62256 (32K×8位)
管
基
本
存
T5 A
储
“1”
电
路
D0
Vcc
T3 T4
B T6
“0”
T1
T2
D0
若Y译码输出也是高 电平
则T7、T8管也导通。
D0、D0与输入输出 电路的I/O和I/O线相 通。
T7 I/O
列选通管“1”
Y地址 T8 译码线
17
I/O “0”
5.2.1 静态RAM
工作过程
X地址译码线
读操作：见上一页
六
写操作：
SRAM(静固态定计R程算AM序机) ，主微存程序
DRAM(用于动用户 工态户自业R控编A编控制M写程制存)并序机储可，或器修用电改
掩模ROM程IC序卡或器上者中存测储试程序
PROM
信息
EPROM固态磁盘，IC卡
E2PROM
Flash PROM
5.1.2 存储器性能指标
存储容量
10根地址线
(1) 存储单元数 × 位数表示。如“1K × 4b”
管
基
本
存
储
电
路
1 T5 A
D0
Vcc
T3 T4
T1
T2
0 B T6
D0
T7 I/O
“1”18
Y地址 T8 译码线
I/O “0”
5.2.1 静态RAM
静态RAM 芯片
2114 (1K × 4 位) 6116 (2K × 8 位) 6264 (8K × 8位) 62128 (16K×8位) 62256 (32K×8位)
2M×N; M是芯片的地址线根数 N是芯片的数据线根数
4根数据线
(2) 字节数表示。如“128B”，常用单位KB，MB，GB，TB等
6
5.1.2 存储器性能指标
存取时间
启动一次存储器操作到完成该操作所需的时间。
集成度
存储1个二进制位
一个存储芯片内能集成多少个基本存储电路。位/片 功耗
可靠性
性价比
7
器地址输入端
5.2.1 静态RAM
片选信号无效，I/O 呈高阻状态，本次读 出结束
读周期
地址有效后 读取时间
D 下一周期
恢复时间
加入地址有效的 片选信号
片选有效后
片选在CSWE上加高电平，读取时间
延时后，所选单元B 内 数据输出容出现在I/O端
C
读信号WE
20
5.2.1 静态RAM
2114 写操作时序
利用多个晶体管组成的电路来保存一位二进制信息，只要 不掉电，这个信息就可以稳定的保存。
14
5.2.1 静态RAM
基本存储单元
由两个增强型的NMOS反相器交叉耦合而成的触发器， 由6个MOS管构成。
Vcc
负载管
该电路有两个相对稳定的状态
A
T3 T4
(1)T1管导通，A=0，T2管截止，
B
B=1
(2)T1管截止，A=1，T2管导通，