数字信号处理模块初步设计方案

数字信号处理模块初步设计方案
一、用户技术要求
1.1 概述
数字信号处理模块接收12路串行数据，进行信号处理运算（带通滤波、FFT 等），输出控制码（8位或16位并行IO ）。

1.2 系统组成
整个系统由3个光传输子模块、1个光接收主模块、1个数字信号处理模块、1个驱动模块等组成。

1.3 功能需求
需要研制的数字信号处理模块主要完成以下功能： 1）接收光接收主模块输出的12路串行数字信号； 2）对信号进行降采样、数字带通滤波、FFT 等处理；
4路信号 4路信号 4路信号
3）根据信号处理结果，输出并行IO电平信号。

1.4 数字信号数据格式
光接收主模块输出的信号连接及数据格式见下图。

1.5 信号处理需求
光接收主模块连续输出数字信号数据，采样率250kHz，位数16bit，需要进行1/10降采样，供后续信号处理使用。

每80ms对接收的信号进行1024点处理（降采样后的1024点约为40ms），运算包括12路信号的数字滤波（300Hz~2000Hz）、多路信号加权求和（12路合成3路）、3路信号范数计算、3路信号FFT及频率估计等。

运算中有些自适应信号处理的内容，因此要通过软件
实现，要求全部信号处理时间不大于20ms。

二、设计方案
2.1 方案概述
根据用户需求，我们设计了基于Altera公司Cyclone III或Cyclone IV（具体型号需根据最终算法计算量评估后确定）系列FPGA为主处理芯片的实时方案，以供双方探讨。

2.2 需求分析与方案设计
根据用户的技术要求可以看出，整个信号处理需求可以分为固定结构和用户软件设计两个部分，其中固定结构部分主要包括串行数字信号接收、1/10降采样抽取、300Hz~2000Hz数字滤波、多路信号加权求和、范数计算和FFT计算，用户软件设计部分主要包括频率估计和自适应信号处理算法，除此之外还需要整个系统的数据传输和同步控制等逻辑结构，因此采用基于NiosII软核处理器的SOPC 系统的设计理念最适合此信号处理需求的实施。

本方案中选取Altera公司的FPGA结合其NiosII软核处理器，将固定结构部分的算法采用FPGA逻辑实现，从而最大限度的保证信号处理的实时性，同时NiosII软核处理器可提供80MHZ~100MHz的处理性能，完全胜任用户软件设计部分的需求，同时又方便用户对软件进行调试和修改。

在上述的基本设计理念指导下可确定整个方案的信号流程如下：
Step1. 12路信号输入后进行串并转换，其后进行1/10降采样处理；
Step2. 将将采样后的数据进行对齐操作，并送入300Hz-2000Hz带通滤波；
Step3. 滤波后对12个通道进行加权求和（每通道的权系数可使用NIOS直接配置权系数寄存器），得到3路求和数据；
Step4. 每80ms对1024点该数据进行1范数运算和FFT运算，结果直接输入到结果寄存器（其中FFT后的结果数据分实部和虚部两个部分）；
Step5. 运行于NiosII处理器上用户软件从结果寄存器中读取结果信息，并进行频率估计算法（客户自行实现算法），最终结果由16bit GPIO 输出。

客户算法及控制操作完全在NiosII处理器中以软件方式运行。

下图为整个FPGA逻辑的算法结构框图
算法结构图说明：
（1）图中加权求和的12个权系数（复数）可由用户自行设定，但需确定系数的数据格式，例如：32位浮点数、32位整型数、16位整型数等；
（2）方案中300Hz~2000Hz的带通滤波器采用FIR结构，因此用户必须事前确定好滤波器的阶数和滤波器参数；
（3）方案中的FFT为标准FFT算法；
（4）所有FFT和范数的处理结果以80ms的周期进行更新，再次周期内用户软件都可以通过直接读取内存的方式进行读取，接口函数由我们提供。

注：用户最好能够够提供“300Hz~2000Hz数字滤波、多路信号加权求和、范数计算和FFT计算”的Matlab验证程序和测试数据以便验证逻辑结构的正确性。