集成电路功耗优化技术

集成电路功耗优化技术

摘要集成电路的低功耗设计是一个系统问题，必须在设计的各个层次上发展适当的技术，综合应用不同的设计策略，才能达到在降低功耗的同时还能维持较高的系统性能的目的。本文系统地总结了当前集成电路设计中的低功耗技术，并对功耗估计和分析以及不同设计层次的功耗优化方法分别进行了讨论。

关键词低功耗功耗分析低功耗设计功耗优化

1.引言

随着集成电路技术的飞速发展和广泛应用，由功耗所引发的能源消耗、封装成本、以及高集成度芯片散热等问题日益突显，越来越受到人们的重视;低功耗技术己成为当今集成电路设计的一个研究重点和热点。低功耗技术的研究主要涉及了工艺、封装和电路设计三大层面;其中电路设计层面具有成本低、适用范围广的特点，有很大的优化空间。

功耗的增大至少带来三方面的问题:能源消耗的费用将增加，依靠电池供电的各类便携式计算机及其通信设备将面临困境，电路的过热将引起系统性能不稳定。另外，封装费用也是促使人们从设计开始就重视功耗的原因，因增加散热片或从塑料封装改为陶瓷封装都会大幅度增加芯片的成本。

从节约能源的角度看，降低功耗也成为十分迫切的问题。随着

电脑的广泛普及，装机量急剧上升，其总耗电量已不容忽视。如Intel公司开发的处理器Core Dual Duo processor，功能十分强大，但功耗高达31W。据统计，美国每年有5%~10%的电能被电脑消耗掉。各电脑厂商纷纷推出各种低功耗节能CPU产品。低功耗的DSP 和单片机也不断涌现。低功耗已成为当前集成电路技术的一个重要研究方向，逐步形成了“低功耗电子学”的学科。功耗成为 ASIC 设计中除速度、面积之外需要考虑的第三维度，面向低功耗设计(DFP} design for power)存在巨大的商业机会。

2.功耗来源分析

研究低功耗技术，我们首先要分析功耗的来源。CMOS是当今使用最普遍的IC设计工艺。在一个CMOS电路中，功耗主要有三部分：

P=PSwitch+PShortCircuit+PLeakage (1)

=ACV2f+tAVIshort+VIleak (2)

其中f是系统的频率；A是跳变因子，即整个电路的平均翻转比例;C是门电路的总电容；V是供电电压；t是电平信号上升/下降的时间。

公式(1)中，P是一个CMOS电路的总功耗；PSwitch是跳变功耗，也叫动态功耗，是器件在工作过程中对电容充放电形成的；

PShortCircuit是短路功耗，也叫直通功耗，是器件在工作时由电源到地形成的通路造成的；PLeakage是漏电流功耗，通常也叫做静态功耗，是由亚阈值电流和反向偏压电流造成的。

由公式(2)可以看出：降低跳变功耗可以通过降低器件的工作电压和工作频率、减小单元器件的负载电容或者降低电路的跳变因子来实现；与短路功耗τAVIshort∝τAβ(Vdd－Vth)3(β由工艺决定) 对应的低功耗技术主要注重如何降低器件的工作电压Vdd、提高晶体管阈值电压Vth以及改善电路工艺等；而漏电流功耗VIleak ∝Ve主要受工作电压Vdd、阈值电压Vth和器件尺寸W/L等几个参数的影响。其中Vth的减小使得漏电流功耗呈指数级增大，这一点在深亚微米工艺中表现的尤为突出

3.层次化的低功耗设计

（1）工艺级

工艺上可以考虑的低功耗技术主要有：降低电源电压，减小晶体管尺寸，增加金属层数以及采用其它特殊工艺等。电源电压随着工艺水平的提高不断降低，为满足性能的要求，阈值电压也随之不断的降低。然而，阈值电压的减小会导致泄漏电流呈指数级增长，而且越来越薄的栅氧化层也使得栅沟道泄漏电流不断加大。

在90nm和更先进的工艺下，泄漏功耗的处理成为芯片设计中的主要部分。针对这一问题，可以采用一些特殊工艺如绝缘体上硅(Silicon onInsulator，SOI)工艺、多阈值工艺和变阈值工艺等。

多阈值工艺在关键路径上采用阈值较低的器件，而在非关键路径上用高阈值器件，虽然会因此增大延迟，但可换得漏电流功耗的降低；变阈值工艺通过动态地改变衬底偏置电压以改变阈值，同样可降低漏电流功耗。

采用先进的工艺，能获得更小的晶体管尺寸，有助于减小互连线长度和开关电容，从而有助于降低电路功耗。同样地，多层金属布线可以避免使用大范围连线，减少开关电容降低功耗。但是多层金属会导致耦合寄生电容的增加，抵消部分降低的功耗。（2）电路级

路级低功耗设计主要针对跳变功耗，涉及电源电压、物理电容和开关频率等几个方面。

功耗和电源电压呈二次方关系，所以减少电源电压是降低跳变功耗最有效的方法，不过，降低电源电压会使得延迟增加、性能下降。作为折中，可以在阈值电压不变的情况下，采取多电源电压(Multi Supply Multi Voltage, MSMV)的方法。即在系统的关键时序路径上，采用较高的电源电压保证整个系统的性能，而在其它路径上，采用低的电源电压以减少功耗。不过，电平转换电路的增加是其主要的制约因素。

数字集成电路的物理电容大致有三种：栅电容、扩散电容和连线电容。降低这三种电容，则对应的节点的功耗也随之降低。

栅电容和扩散电容主要是由所选的工艺的单元库决定的，而连线电容则受后端设计的布局布线的影响。

通过采用路径平衡技术来降低器件的开关频率可以减少功耗。路径平衡技术主要通过路径延迟等手段使某一器件的几个输入信号同时到达，避免不必要的器件翻转以减少毛刺的产生，从而有效的降低功耗。

（3）门级

目前采用的门级低功耗优化方法主要有门尺寸优化和门级多阈值电压技术(Gate-level Multi Vthimplementation)。其中，门尺寸优化的基本思想是通过减小器件的尺寸来获得低功耗，但这样做通常会影响电路的性能。作为改进，可以将非关键路径的门缩小尺寸以减小面积和功耗。因此门尺寸优化问题可以转化为满足给定延迟约束条件下的功耗极小化问题。

门级多阈值电压技术主要用来降低漏电流功耗。随着芯片集成度的提高，电源电压不断降低，多阈值电压逻辑电路在低功耗设计中发挥着越来越重要的作用。它一方面降低了内部工作电压的逻辑摆幅，使功耗降低；另一方面有效地控制了漏电流的增加，克服了以往由于因工作电压减少、阈值电压降低而导致的漏电流的增加。

（4）算法级