北邮数电实验报告(猜数字)
北邮数电实验报告_双色点阵
北京邮电大学数电综合实验报告实验名称：双色点阵显示控制器学院：姓名：班级：学号：班内序号：一．设计课题的任务要求用8×8点阵设计双色点阵显示控制器 基本要求： 1、固定红色显示一个汉字或图形，显示亮度4级可调，用一个btn 按钮实现亮度调节，亮度变化视觉效果要尽量明显。
2、用从红到绿8级渐变色显示一个固定汉字或图形。
3、分别用单字循环显示、左右滚动显示、上下滚动显示三种显示方式单色显示四个汉字或图形，显示过程中，显示方式用一个btn 按键进行切换。
4、显示的图形或汉字要尽量饱满美观。
提高要求：滚动显示过程中实现四种显示颜色的自动变换，颜色变化视觉效果要尽量明显。
自拟其它功能。
二．系统设计1. 设计思路考虑本程序设计要求模块明确单一但需要变化多种状态，因此采用单模块多状态多进程方式实现。
其中防抖进程用于检测输入，本程序使用BTN 按键进行输入控制，而按键的键入可能由于抖动产生多个上升沿，对程序的控制产生影响。
防抖动采用了延时原理来对冒险或长时间按键电平进行处理。
分频使用了多个进程产生程序所需要的多个时钟频率。
包括：clk1(扫描时钟 大于480Hz 但不过高)clk2(占空比调节1 clk1周期的整数倍，但不过高) clk3(占空比调节2 同clk2，但占空比不同) clk4(占空比调节3 同clk2，但占空比不同) clk5(按键时钟 约100Hz) clk6(滚动变化计时 约1Hz)状态机变化进程用于管理状态变化，当遇到按键电平信号时根据规则改变对应状态。
显示进程包括主要显示进程和一些辅助进程，辅助进程完成了时钟对应计数器计数，主进程则根据状态变化显示不同显示模式下不同的图案。
2. 总体框图（1） 总体结构框图：（2） 逻辑划分框图Mode（3）MDS图3.各进程介绍⑴分频进程们分频进程含一个从50M（也可能是25M）分出的扫描频率clk1，这个频率要大于60*8=480Hz（因为人眼分辨频率为60Hz左右，要保证每排扫描时达到60Hz 则需480Hz）。
北邮数电实验报告-信息
北邮数电实验报告-信息数字电路与逻辑设计实验姓名***学院信息与通信工程学院专业信息工程班级***学号****班内序号***实验一一、实验名称和实验任务要求1.实验内容：QuartusII原理图输入法设计与实现。
2.实验目的：（1）熟悉用QuartusII原理图输入法进行电路设计和仿真。
（2）掌握QuartusII图形模块单元的生成与调用。
（3）熟悉实验板的使用。
3.实验任务要求：（1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图像模块。
（2）用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板上测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
（3）用3线—8线译码器（74LS138）和逻辑门实现函数F=(/C)(/B)(/A)+(/C)B(/A)+C(/B)(/A)+CBA，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
二、原理图半加器模块和逻辑门设计实现的全加器：三、仿真波形图及分析电路实现了全加器的功能。
全加器是实现两个1位二进制数及低位来的进位相加求得和数及向高位进位的逻辑电路。
由其原理可得逻辑表达式：sum=ain⊕bin⊕cincout = （ain⊕bin）cin + ain*bin。
仿真波形对比真值表，可以看出波形图与理论值完全符合。
四、故障及问题分析1、问题：按照逻辑表达式连接了全加器电路后，仿真波形很乱。
解决方法：思考后知道了应该把输入信号依次设成2的n次方，这样的仿真波形清楚容易分析。
2、问题：把代码下载到板子上的过程中，进行到37%的时候停了，等了2分钟也没继续下载。
解决方法：再次重连USB尝试下载，手紧握着接线口，下载成功了，分析可能是接线口接触不好。
实验二一、实验名称和实验任务要求1.实验内容：用VHDL设计与实现组合逻辑电路。
2.实验目的：（1）熟悉用VHDL语言设计组合逻辑电路的方法。
北邮数字电路与逻辑设计实验-实验报告(上)
北京邮电大学电路实验中心<数字电路与逻辑设计实验（上）>实验报告班级： xxx学院： xxx实验室： xxx 审阅教师：姓名（班内序号）： xxx）学号： 2xxx实验时间： xxxx评定成绩：目录实验1 Quartus II 原理图输入法设计与实现 (3)一、实验目的 (3)二、实验所用器材 (3)三、实验任务要求 (3)四、实验原理图 (3)五、实验仿真波形图及分析 (4)实验2 用VHDL 设计与实现组合逻辑电路 (5)一、实验目的 (5)二、实验所用器材 (5)三、实验任务要求 (5)四、VHDL代码 (5)五、实验仿真波形图及分析 (7)实验3 用VHDL 设计与实现时序逻辑电路 (8)一、实验目的 (8)二、实验所用器材 (8)三、实验任务要求 (8)四、模块端口说明及连接图 (8)五、VHDL代码 (9)六、实验仿真波形图及分析 (10)实验4 用VHDL 设计与实现数码管动态扫描控制器 (10)一、实验目的 (10)二、实验所用器材 (11)三、实验任务要求 (11)四、模块端口说明及连接图 (11)五、VHDL代码 (11)六、实验仿真波形图及分析 (15)故障及问题分析 (16)总结和结论 (17)实验1 Quartus II 原理图输入法设计与实现一、实验目的（1）熟悉用Quartus II原理图输入法进行电路设计和仿真；（2）掌握Quartus II 图形模块单元的生成与调用；（3）熟悉实验板的使用。
二、实验所用器材（1）计算机；（2）直流稳压电源；（3）数字系统与逻辑设计实验开发板。
三、实验任务要求（1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
（2）用（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
（3）用3线-8线译码器（74LS138）和逻辑门设计实现函数+CBA，仿真验证其功能，并下载到实验板测试。
北京邮电大学数字电路与逻辑设计实验报告.
北京邮电大学数字电路与逻辑设计实验报告学院：xxxx学院姓名：xxx班级：xxxxxxxxxx128学号：xxxxxxxxxx实验一Quartus II原理图输入法设计与实现一、实验目的（1）熟悉用Quartus II原理图输入法进行电路设计和仿真；（2）掌握Quartus II图形模块单元的生成与调用；（3）熟悉实验板的使用。
二、实验所用仪器及元器件（1）计算机；（2）直流稳压电源；（3）数字系统与逻辑设计实验开发板。
三、实验任务要求（1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
（2）用实验（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
（3）用3线-8线译码器（74LS138）和逻辑门设计实现函数，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
四、实验原理图及仿真波形图228328（1）半加器【实验原理图】【仿真波形图】【仿真波形图分析】由波形图可以看出，真值表如下：a b so co 000001101010111由此可得，，满足半加器的设计要求。
（2）全加器428【实验原理图】【仿真波形图】【仿真波形图分析】由波形图可以看出真值表如下：ain bin cin sum cout 00000001100101001101100101115281100111111用分别表示信号ain 、bin 、cin 、sum 和cout ，则可得逻辑表达式为满足全加器的设计要求。
（3）3线-8线译码器实现函数【实验原理图】【仿真波形图】【仿真波形图分析】由波形图可得真值表如下：A B C F00010011010101101000101011001111则逻辑表达式为。
实验二用VHDL设计与实现组合逻辑电路一、实验目的（1）熟悉用VHDL语言设计组合逻辑电路的方法；（2）熟悉用Quartus II文本输入法进行电路设计；（3）熟悉不同的编码及其之间的转换。
北京邮电大学数电实验报告
北京邮电大学数字电路与逻辑设计实验发光二极管走马灯的电路设计与实现实验报告学院：信息与通信工程学院班级：27姓名：付莹学号：班内序号：23【实验目的】（1）进一步了解时序电路描述方法;（2）熟悉状态机的设计方法。
【实验所用仪器及元器件】（1）计算机；（2）直流稳压电源；（3）数字系统与逻辑设计实验开发板。
【实验任务要求】设计并实现一个控制8个发光二极管亮灭的电路，仿真验证其功能，并下载到实验板测试。
（1）单点移动模式：一个点在8个发光二极管上来回的亮（2）幕布式：从中间两个点，同时向两边依次点亮直到全亮，然后再向中间点灭，依次往复。
【实验设计思路及过程】（1）设计思路实验要求有两个，一个是单点移动模式，一个是幕布式。
通过CASE-WHEN 语句实现走马灯的变化。
分别定义一个8个变量的数据类型和一个13变量的数据类型，表示一个周期内的灯的变化，并设计一个变量在两种状态间进行切换。
此时，需要把所有状态罗列到case-when中去。
（2）VHDL代码LIBRARY IEEE;USE ABC ISPORT(A,CLK,RESET:IN STD_LOGIC;DENG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ABC;ARCHITECTURE A OF ABC ISTYPE STATE_TEMP is(s0,s1,s2,s3,s4,s5,s6,s7);TYPE STATE_TEMP1 is(s0,s1,s2,s3,s4,s5,s6,s7,s00,s01,s02,s03,s04,s05);signal STATE:STATE_TEMP;signal STATE1:STATE_TEMP1;BEGINPROCESS(CLK,RESET)BEGINIF RESET='1' THENDENG<="00000000";ELSIF(CLK'EVENT AND CLK='0')THENIF A='0'THEN --KAIMUSHICASE STATE1 ISWHEN s0 => STATE1<=s1;DENG<="";WHEN s1 => STATE1<=s2;DENG<="01000000";WHEN s2 => STATE1<=s3;DENG<="00100000";WHEN s3 => STATE1<=s4;DENG<="00010000";WHEN s4 => STATE1<=s5;DENG<="00001000";WHEN s5 => STATE1<=s6;DENG<="00000100";WHEN s6 => STATE1<=s7;DENG<="00000010";WHEN s7 =>STATE1<=s00;DENG<="00000001";WHEN s00=>STATE1<=s01;DENG<="00000010";WHEN s01=>STATE1<=s02;DENG<="00000100";WHEN s02=>STATE1<=s03;DENG<="00001000";WHEN s03=>STATE1<=s04;DENG<="00010000";WHEN s04=>STATE1<=s05;DENG<="00100000";WHEN s05=>STATE1<=s0;DENG <="01000000";END CASE;ELSECASE STATE ISWHEN s0 => STATE<=s1;DENG<="00011000";WHEN s1 => STATE<=s2;DENG<="00111100";WHEN s2 => STATE<=s3;DENG<="01111110";WHEN s3 => STATE<=s4;DENG<="";WHEN s4 => STATE<=s5;DENG<="01111110";WHEN s5 => STATE<=s6;DENG<="00111100";WHEN s6 => STATE<=s7;DENG<="00011000";WHEN s7 => STATE<=s0;DENG<="00000000";END CASE;END IF;END IF;END PROCESS;END A;【仿真波形及分析】1.仿真波形(1)单点移动式（2）幕布式（3）复位信号2.波形分析（1）单点移动式由图可以看出，当A为0时程序实现单点移动功能，如图所示DENG[7]开始亮，之后依次为DENG[6], DENG[5], DENG[4], DENG[3], DENG[2],DENG[1], DENG[0],然后DENG[1]也开始亮，依此类推，实现了功能要求（2）幕布式由图可以看出，当A为1时，如图所示，先是中间的两个灯DENG[4], DENG[5]亮，然后扩展到四个灯亮DENG[3]至DENG[6]亮，接下来是DENG[2]~DENG[7]亮，最后全亮，接着DENG[2]~DENG[7]亮，继而循环下去。
北邮大二下数电实验报告
邮电大学数字电路与逻辑设计实验学院：班级：：学号：班序号：实验一一、实验名称Quartus II 原理图输出法设计（一）半加器二、实验任务要求用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
三、设计思路和过程◎设计思路半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。
数据输入：被加数AI、加数BI数据输出：半加和SO、进位CO◎设计过程(1)列出真值表01 1 010 1 0110 1*表中两个输入是加数AI和BI，输出有一个是和SO，另一个是进位CO。
(2)根据真值表写出输出逻辑表达式该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下：AI=。
所以，可以用一个两输入异或门和一个两输入与门CO⋅SO⊕BIAI=,BI实现。
◎实验原理图四、仿真波形图及分析根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。
但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。
（二）全加器二、实验任务要求用实验容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
三、设计思路和过程◎设计思路全加器与半加器的区别在于全加器有一个低进位CI，从外部特性来看，它是一个三输入两输出的器件。
◎设计过程(1)全加器的真值表如下*其中AI 为被加数，BI 为加数，CI 为相邻低位来的进位数。
输出本位和为SO ，向相邻高位进位数为CO 。
(2)根据真值表写出逻辑表达式：CI BI AI SO ⊕⊕=,BI AI CI BI AI CO ⋅+⋅⊕=)(根据逻辑表达式，可以知道只要在半加器的基础上再加入一个异或门、一个两输入与门和两输入或门即可实现全加器。
◎实验原理图。
北京邮电大学数字电路实验迷宫游戏
数字电路综合实验报告学院：信息与通信工程学院班级：班内序号：姓名：学号：选作题目：简易迷宫游戏一、课题的任务要求1、基本要求：1)用8×8点阵进行游戏显示。
2)迷宫游戏如下图所示，采用双色点阵显示，其中红色LED为迷宫墙壁，绿色LED表示人物。
通过BTN0～BTN3四个按键控制迷宫中的人物进行上下左右移动，使人物从起始点出发，走到迷宫的出口，游戏结束。
3)普通计时模式：通过按键BTN7启动游戏，必须在30秒内找到出口，否则游戏失败，用两个数码管进行倒计时显示。
游戏胜利或者失败均要在8×8点阵上有相应的画面出现。
4)迷宫中的人物在行走过程中，如果碰到墙壁，保持原地不动。
2、提高要求：1)多种迷宫地图可以选择。
2)在计时的基础上增加计步的功能，每按一次控制按键步数加1，碰壁不计算步数，计步结果用数码管显示。
3)为游戏增加提示音乐，在不同时间段采用不同频率的信号控制蜂鸣器发声报警。
4)增加其他游戏模式。
5)自拟其它功能。
二、系统设计（包括设计思路、总体框图、分块设计）1、整体设计思路：通过分析迷宫游戏的特点，将迷宫游戏的实现分为三大核心功能模块，一是控制模块controller，是整个游戏的“枢纽”，负责处理玩家的输入信号，控制整个游戏阶段的跳转，游戏胜负的判断，以及输出相应显示模块的控制信号。
二是计时兼数码管显示模块timer，负责倒计时以及倒计时的显示，游戏已走步数的显示，并产生蜂鸣器的控制信号。
三是点阵显示模块lattice，通过接收控制模块的控制信号，控制不同游戏模式或状态下的点阵输出。
其他次要模块主要为：分频模块，防抖模块，蜂鸣器驱动模块。
迷宫游戏的划分方框图如下：图2.1 迷宫游戏的逻辑划分方框图2、总体框图：顶层连接图如下：图2.2 系统顶层设计图3、分块设计：1)控制模块（controller）通过分析控制模块的随着游戏进程的状态变化，可将控制器分为七个状态，分别是①WaitMsg：待机状态，等待玩家BTN0（进入游戏）的输入，跳转至ChoModes。
数电实验报告-贪吃蛇-北邮
1 / 13简易贪食蛇游戏机学院：信息与通信工程专业：班级：姓名:学号：班内序号：简易贪食蛇游戏机一．设计课题的任务要求基本任务：用一个 8×8 点阵做为基本显示屏，4 个连续移动的的发光点表示一条蛇，用任意出现的一个亮点表示老鼠，用4 个排成一条线的发光点表示“墙”，用四个按键控制蛇的运动方向，完成贪食蛇游戏，蛇撞“墙”、边或者游戏时间到，则游戏结束。
1. 老鼠出现的地方是随机的，在某个地点出现的时间是5 秒钟，如果5 秒钟之内没有被吃掉，它就会在其它地方出现；2. 用数码管显示得分情况和游戏的剩余时间，每吃掉一只老鼠就加一分；提高要求：1. 游戏时间和速度可以手动设置。
2. 增加游戏难度或自拟其它功能。
二．系统设计1.设计思路当复位键置为1时， 8*8点阵也初始化为全不亮，每来一个时钟脉冲就对8*8点阵进行一次扫描，并依次点亮四个蛇身点、一个老鼠点、四个墙点，由于扫描频率远远超出人眼所能分辨的范围，故人眼看来蛇身是连续的。
在数码管上显示得分与倒计时情况。
用四个按键分别控制蛇的运动方向“上下左右”，每次按键时通过和蛇原来的运动方向进行比较来控制蛇接下来的运动方向。
当蛇撞墙、出界、游戏时间到时游戏结束，点阵全亮。
每当蛇吃到一个老鼠时则自动加一分并重设老鼠位置。
老鼠存活5秒钟时重设老鼠位置。
用M序列发生器实现老鼠位置的随机变化。
2.总体框架图：复位开关方向输入按键3.逻辑划分框图4.6.分块电路设计⑴点阵显示模块此模块采用频率为1Mhz的时钟clk3。
每来一个时钟就对整个8*8点阵全部扫描一次，当某个点的行为低电平，列为高电平时被点亮。
由于蛇身有4个移动的点，墙有4个固定的点以及一个老鼠的亮点，那么一共有9个点需要在8*8点阵上显示。
所以我将时钟用point分成9个周期，每个周期扫描一个点。
clk3频率很高，虽然是逐点扫描，但由于视觉暂留我们看到的是9个点同时亮。
当复位信号clear置为1时，点阵全不亮。
北邮数电VHDL实验报告
2009级数字电路实验报告实验名称：EDA基础实验学生姓名：班级：班内序号：学号：日期：1.实验要求【实验目的】1.熟悉用QuartusII原理图输入法进行电路设计和仿真；2.掌握QuartusII图形模块单元的生成与调用；3.熟悉用VHDL语言设计组合逻辑电路和时序电路的方法；4.熟悉用QuartusII文本输入法和图形输入法进行电路设计；5.熟悉不同的编码及其之间的转换；6.掌握触发器的逻辑功能及使用方法；7.熟悉计数器、寄存器、锁存器、分频器、移位寄存器的设计方法8.掌握VHDL语言的语法规范，掌握时序电路描述方法；9.掌握多个数码管动态扫描显示的原理及设计方法。
【实验所用仪器及元器件】1.计算机2.直流稳压电源3.数字系统与逻辑设计实验开发板【实验内容】1.用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
2.用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
3.用3线-8线译码器（74LS138）和逻辑门设计实现函数F，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
4.用VHDL语言设计实现一个3位二进制数值比较器，仿真验证其功能，并下载到实验板测试。
要求用拨码开关设定输入信号，发光二极管显示输出信号。
5.用VHDL语言设计实现一个4选1的数据选择器；一个8421码转换为格雷码的代码转换器；一个举重比赛裁判器；一个带同步置位和同步复位功能的D触发器；一个带异步复位的4位二进制减计数器；一个带异步复位的8421码十进制计数器；一个带异步复位的4位自启动环形计数器；一个带控制端的8位二进制寄存器，当控制端为‘1’时，电路正常工作，否则输出为高阻态；一个分频系数为12，分频输出信号占空比为50%的分频器。
仿真验证其功能，并下载到实验板测试。
北邮大二下数电实验报告
北京邮电大学数字电路与逻辑设计实验学院：班级：姓名：学号：班内序号：实验一一、实验名称Quartus II 原理图输出法设计（一）半加器二、实验任务要求用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。
三、设计思路和过程◎设计思路半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。
数据输入：被加数AI、加数BI数据输出：半加和SO、进位CO◎设计过程，输出有一个是和SO，另一个是进位CO。
(2)根据真值表写出输出逻辑表达式该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下：AICO⋅=。
所以，可以用一个两输入异或门和一个两输入与门SO⊕=,BIBIAI实现。
◎实验原理图四、仿真波形图及分析根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。
但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。
（二）全加器二、实验任务要求用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
三、设计思路和过程 ◎设计思路全加器与半加器的区别在于全加器有一个低进位CI ，从外部特性来看，它是一个三输入两输出的器件。
◎设计过程SO ，向相邻高位进位数为CO 。
(2)根据真值表写出逻辑表达式：CI BI AI SO ⊕⊕=,BI AI CI BI AI CO ⋅+⋅⊕=)(根据逻辑表达式，可以知道只要在半加器的基础上再加入一个异或门、一个两输入与门和两输入或门即可实现全加器。
◎实验原理图四、仿真波形图及分析根据仿真波形对比全加器真值表，可以确定电路实现了全加器的功能。
（三）3线—8线译码器二、实验任务要求用3线—8线译码器（74LS138）和逻辑门设计实现函数CBF+A++=,仿真验证其功能，并下载到实验板测试。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
题目: 简易猜数字游戏机的设计与实现姓名学院专业班级学号班内序号一、设计课题的任务要求基本要求：1、游戏规则：通常由两个人玩，一方出数字，另一方猜。
出数字的人要想好一个没有重复数字的 4 位数，不能让猜的人知道。
2、数字设置：通过 4*4 键盘进行 4 位数字输入,在数码管（DISP0~DISP3）上显示当前所输入的数字。
通过设置确定键（BTN1 键）进行锁定，此时数码管上的数值消失，同时用点阵开始倒计时，即：初始状态点阵全亮，然后从右下角开始，由右到左、由下到上逐点逐排依次熄灭，间隔时间为 1s，共计 64s。
3、猜数字：可以通过 4*4 键盘进行 4 位数字输入进行猜数字，且每输入一位数字在数码管（DISP0~DISP3）上显示当前所输入的数字，按确定键（BTN2 键）进行确认，此时要根据输入的这组数字给出几 A 几 B，其中：A前面的数字表示位置正确的数的个数，用DISP5显示B前的数字表示数字正确而位置不对的数的个数，用DISP4显示如正确答案为 2134，而猜的人猜 5314，则是1A2B，其中有一个4的位置对了，记为1A，而1和3这三个数字对了，而位置没对，因此记为 2B，合起来就是 1A2B 接着猜的人再根据出题者的几A几B继续猜，直到猜中（即 4A0B）为止。
4、若数字正确则显示猜数字成功，点阵显示“☺”笑脸；若输入数字错误系统仍然处于猜数字状态，点阵显示“X”，并用蜂鸣器或 led 闪烁报警。
5、若到点阵全灭时(64s 结束)仍未猜出正确数字，游戏失败，点阵显示“囧”。
6、设置游戏机开关。
提高要求：1、若数字正确则显示猜数字成功，用蜂鸣器播放一段乐曲。
2、随机产生数字，并不在数码管上显示，进行猜数字游戏，用点阵进行 128s 计时，即点阵轮询熄灭两次，其他要求同基本功能3、4 和 5。
3、自拟其他功能。
二、系统设计设计思路：首先是状态机的设定，设定了5个状态，分别是idle、s1、s2、s3和over。
idle是空白的等待状态，s1是输入要猜的数字状态，在s2状态输入猜的数字，确定后进入s3状态，没猜对会检测还有没有时间，有时间会回到s2状态，没时间会留在over状态，猜对了也会留在over状态，在s2状态发现没时间后会进入over状态。
详情可见状态框图。
分频器选择了1Hz和1000Hz，1Hz是点阵倒计时的频率，1000Hz是点阵、矩阵键盘、数码管、按键的扫描频率。
点阵倒计时上选择对count_down（倒计时）进行求余和除法运算，求余可以对点阵的每一行进行每次灭一个灯的行为，除法可以确定点阵亮的行数。
在输入数字时进行与前面输入数字的比较，如果发现数字出现重复的情况则不输入数字，直到输入不同的数字为止。
总体框图：没有有不对，显示X三、仿真波形及波形分析为了方便仿真，在程序中加入了分辨当前所在状态的信号ld_out，idle状态时，ld_out为1000，s1时ld_out为0100，s2时为0010，s3为0001。
复位游戏开始确认输入的数字确认猜的数字复位idle状态 s1状态 s2状态 s3状态 idle状态四、源程序部分代码分析：分频器：variable count3:integer:=0;variable count4:integer:=0;b eginif clk'event and clk='1' thenif count4=12499 thenclk_scan<=not clk_scan; count4:=0;if count3=12499999 thenclk_tm<=not clk_tm; count3:=0;else count3:=count3+1;end if;else count3:=count3+1; count4:=count4+1;end if;end if;count3为1Hz的频率，是点阵倒计时的频率；count4为1kHz的频率，是点阵、按键、数码管、矩阵键盘的扫描频率。
状态转移：beginnext_state<=state;if res='1' then next_state<=idle;elsecase state iswhen idle =>if st='1' then next_state<=s1;else next_state<=idle;end if;when s1 =>if ms1='1' thennext_state<=s2;else next_state<=s1;end if;when s2 =>if ms2='1' thennext_state<=s3;elsif tm='1' thennext_state<=over;else next_state<=s2;end if;when s3 =>if done='1' thennext_state<=over;else next_state<=s3;end if;when over =>if st='1' then next_state<=idle;elsif tf='0' thenif tm='0' thennext_state<=s2;else next_state<=over;end if;else next_state<=over;end if;when others =>next_state<=idle;end case;end if;idle是空白的等待状态，s1是输入要猜的数字状态，在s2状态输入猜的数字，确定后进入s3状态，没猜对会检测还有没有时间，有时间会回到s2状态，没时间会留在over状态，猜对了也会留在over状态，发现没时间后也会进入over状态点阵显示：beginif clk_scan'event and clk_scan='1' thenif led=1 then --jiongcase led_row iswhen "10111111" => led_row<="01111111";led_col<="11111111";when "11011111" => led_row<="10111111";led_col<="10011001";when "11101111" => led_row<="11011111";led_col<="10100101";when "11110111" => led_row<="11101111";led_col<="11000011";when "11111011" => led_row<="11110111";led_col<="10111101";when "11111101" => led_row<="11111011";led_col<="10100101";when "11111110" => led_row<="11111101";led_col<="10100101";when "01111111" => led_row<="11111110";led_col<="11111111";when others => led_row<="01111111";led_col<="11111111";end case;elsif led=2 then --xiaocase led_row iswhen "10111111" => led_row<="01111111";led_col<="00111100";when "11011111" => led_row<="10111111";led_col<="01000010";when "11101111" => led_row<="11011111";led_col<="10100101";when "11110111" => led_row<="11101111";led_col<="11011011";when "11111011" => led_row<="11110111";led_col<="10000001";when "11111101" => led_row<="11111011";led_col<="10100101";when "11111110" => led_row<="11111101";led_col<="01011010";when "01111111" => led_row<="11111110";led_col<="00111100";when others => led_row<="01111111";led_col<="11111111";end case;elsif led=3 then --xcase led_row iswhen "10111111" => led_row<="01111111";led_col<="10000001";when "11011111" => led_row<="10111111";led_col<="01000010";when "11101111" => led_row<="11011111";led_col<="00100100";when "11110111" => led_row<="11101111";led_col<="00011000";when "11111011" => led_row<="11110111";led_col<="00011000";when "11111101" => led_row<="11111011";led_col<="00100100";when "11111110" => led_row<="11111101";led_col<="01000010";when "01111111" => led_row<="11111110";led_col<="10000001";when others => led_row<="01111111";led_col<="11111111";end case;elsif led=4 then --kongcase led_row iswhen "10111111" => led_row<="01111111";led_col<="00000000";when "11011111" => led_row<="10111111";led_col<="00000000";when "11101111" => led_row<="11011111";led_col<="00000000";when "11110111" => led_row<="11101111";led_col<="00000000";when "11111011" => led_row<="11110111";led_col<="00000000";when "11111101" => led_row<="11111011";led_col<="00000000";when "11111110" => led_row<="11111101";led_col<="00000000";when "01111111" => led_row<="11111110";led_col<="00000000";when others => led_row<="01111111";led_col<="00000000";end case;else这里都是在显示特殊情况，下面是倒计时的显示：num_1是倒计时对8的取余，num_2是倒计时对8的除法运算。