《EDA技术基础》实验项目表
实验2：4位加法器 实验报告
EDA 技术基础实验报告实验项目名称：用原理图输入法设计4位加法器学院专业：信息学院电子专业姓名：学号：实验日期：20 实验成绩：实验评定标准：一、实验目的熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法。
并通过一个4位全加器的设计把握利用EDA 软件进行原理图输入方式的电子线路设计的详细流程。
二、实验器材电脑一台Quartus Ⅱ软件三、实验内容与步骤1.在Quartus Ⅱ软件中建立工程，画图生成一个半加器的.bdf文件。
2.将此半加器文件设置成可调用的元件，使之成为一个元件符号存盘。
3.设计全加器顶层文件，以.bdf存盘。
4.将设计项目（.bdf文件）设置成工程和时序仿真。
5.截图保存波形文件图，及仿真结果。
6.将全加器原理图文件设置成符号元件，以供4位加法器的更高层设计。
7.按实验要求画出4位加法器原理图，建立其波形并仿真，截下仿真结果图。
四、实验电路图（程序）1.半加器电路原理图如下:半加器h_adder.bdf电路原理图（1）2.全加器电路原理图如下:全加器f_adder.bdf电路原理图（2）3.4位加法器four_adder.bdf电路原理图如下：4位加法器four_adder.bdf电路原理图（3）五、实验仿真结果及分析1. 全加器的仿真波形图如下：全加器波形仿真图（3）分析：ain, bin, cin 三段为输入，sum 为和，com 为进位，满足相关的逻辑表达式{sum =(ain ′bin ′cin ′+ain bin ′cin +ain ′bin cin +ain bin cin ′）‘com =(ain ′bin ′+bin ′cin ′+ain′cin′)′2. 4位全加器仿真波形图如下：分析：4位a[3..0]输入与4位b[3..0]输入以及来自cin 输入的数码相加得到4位输出s[3..0]和进位输出c,由图可见满足加法原理。
EDA实验
实验一 PROTEL 99原理图的绘制一、实验目的（1）熟练掌握PROTEL99的基本操作。
（2）学会绘制电路原理图。
（3）掌握电路图的ERC校验、电路错误修改和网络表的生成。
二、实验内容（1）新建文档，设置参数的基本操作。
进入ADVANCED SCHEMATIC，新建一张原理图，并设置它的工作空间参数和文档参数。
其中，电路图大小设置为A4，横向放置，标题栏选择标准标题栏，栅格大小均选为20mil。
（2）装入元器件库。
执行相关命令，（3）放置元器件。
按照如图3-1所示，从元器件库中放置相应的元器件到电路图中，并对元器件做移动，旋转等操作，同时进行属性设置。
其中电容的封装采用RAD0.2，电阻的封装采用AXIAL0.4，各元器件的元器件标号及标称值均采用小四号宋体，完成后将文件存盘。
（4）全局修改。
利用SCH的全局修改功能，将图3-1中电阻的标号和标称值均由小四号宋体改为五号黑体，并将电阻的编号R*由大写改为小写r*，完成后将文件改名存盘。
（5）绘制电源电路图。
按照如图3-1所示，绘制电源电路的原理图，并填上正确的封装，完成后将文件存盘。
（6）对完成的电路图进行ERC校验，若有错误，则加以改正，直到校验无误（1）为什么要给元器件定义封装形式？是否所有原理图中的元器件都要定义封装形式？（2）放置元器件时系统提示没有打开元器件库，应如何解决？（3）使用网络标号时应注意哪些问题？（4）总线和一般连线有何区别？使用中应注意哪些问题？实验二单面板的制作一、实验目的(1)熟练掌握PCB 的基本操作。
(2)基本掌握PCB元器件库的编辑方法。
(3)掌握单面板的制作。
(4)绘制出电源PCB图（单面板）二、实验内容(1) 进入SCH ，打开在实验一中己完成的电源电路的原理图(图1-1)，设置好电路图中各元器件的封装，执行相关菜单命令，生成此电路图的网络表。
(2) 新建一个PCB文件,打开标准元器件库,设置好工作空间参数和文档参数,其中信号层选择底层,将此文件更名为dydl.PCB保存.(3) 在禁止布线层上绘制电路版图的边框,给边框加上尺寸标注.(4) 调入电源电路的网络表,若网络表中存在错误,则加以修改,完全正确后,按下EXECUTE按钮确定.(5) 通过自动布局以及人工调整的方法，合理布局元器件，布局调整时应尽量减少飞线交叉。
EDA技术基础实验报告
《EDA技术基础》实验报告学院：信息科学技术学院专业：电子信息工程指导教师：龙翔完成日期：2013年12月目录实验一MAX-plusll 及开发系统使用 (3)实验二高速四位乘法器设计 (6)实验三秒表的设计 (9)实验四序列检测器的设计 (13)实验五数字频率计的设计 (18)六实验总结 (20)实验一一：实验名称：MAX-plusll 及开发系统使用二：实验内容1.利用MAX-plusII中的图形编辑器设计一半加器，进行编译、仿真，并将其设置成为一元件。
2.建立一个更高的原理图设计层次，利用前面生成的半加器元件设计一个全加器，进行编译、仿真，并将其设置成为一个元件。
3.再建立一个更高的原理图设计层次，利用前面生成的半加器元件设计一个全加器，进行编译、仿真。
4.选择器件“Assign”“Device”“MAX7000S”“EPM7128SLC84-6”，并根据下载板上的标识对管脚进行配置。
然后下载，进行硬件测试，检验结果是否正确。
三．实验程序1）.半加器图2)全加器图3)四位全加器四：仿真图1）.半加器仿真图2）.全加器仿真图3）.四位全加器仿真图实验二一：实验名称高速四位乘法器设计二: 实验内容1.利用MAX-plusⅡ中的图形编辑器设计1-4的二进制乘法器，进行编译、仿真，并将其设置成为一元件，命名为and14。
2.建立一个更高得原理图设计层次，利用前面生成的1-4的二进制乘法器和调用库中的74283元件设计一高速4位乘法器。
三:实验程序1.2.四：仿真图实验三一：实验名称秒表的设计二：实验内容（一）、实验步骤1、采用自顶向下的设计方法，首先将系统分块；2、设计元件，即逻辑块；3、一级一级向上进行元件例化（本实验只需例化一次即可），设计顶层文件。
（二）、实验程序设计原理实验程序如三所示，其中输入信号分别为使能信号ENA、清零信号CLR、时钟信号CLK，输出信号有秒针信号CA和分针信号CB。
EDA实验项目
1、全加器P162、2输入与门实体描述：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY andn ISgeneric (n:INTEGER);PORT ( a:IN STD_LOGIC_VECTOR(n-1 DOWNTO 0);c:OUT STD_LOGIC );END;ARCHITECTURE BEHAV of andn ISBEGINPROCESS ( a )V ARIABLE INt: STD_LOGIC;BEGININt := '1' ;FOR i IN a 'LENGTH - 1 DOWNTO 0 LOOP----循环IF a(i)='0' THEN INt :='0';END IF;END LOOP;c <=INt;END PROCESS;END;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY exn ISPORT(d1,d2,d3,d4,d5,d6,d7:IN STD_LOGIC;q1,q2:OUT STD_LOGIC );END;ARCHITECTURE exn_BEHA V of exn ISCOMPONENT andnGENERIC (n: INTEGER);PORT(a:IN STD_LOGIC_VECTOR(n-1 DOWNTO 0);c:OUT STD_LOGIC);END COMPONENT;BEGINU1:andn GENERIC MAP (n=>2)PORT MAP ( a(0)=>d1,a(1)=>d2,c=>q1);U2:andn GENERIC MAP (n=>5)PORT MAP ( a(0)=>d3,a(1)=>d4,a(2)=>d5,a(3)=>d6,a(4)=>d7,c=>q2); END;3、M74LS164方法1、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY M74LS164_A ISPORT( CLOCK:IN STD_LOGIC;A,B:IN STD_LOGIC;clr: IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END M74LS164_A;ARCHITECTURE TWO OF M74LS164_A ISCOMPONENT DFFPORT( D,CLR,CLK:IN STD_LOGIC ；Q:OUT STD_LOGIC );END COMPONENT;SIGNAL Qtemp :STD_LOGIC_VECTOR( 8 DOWNTO 0):="000000000"; BEGINQtemp(0)<= A AND B;G1: FOR i IN 0 TO 7 GENERATEDffx: Dff PORT MAP ( Qtemp(i),clr, CLOCk,Qtemp(i+1) ) ;END GENERATE G1;--IF CLEAR<='1' THENQ(7 DOWNTO 0)<=Qtemp( 8 DOWNTO 1);-- ELSE CLEAR <='0' THEN-- Q<="00000000";-- END IF;END TWO;方法2、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY M74LS164_B ISPORT( CLK :IN STD_LOGIC;CLR:IN STD_LOGIC;A,B :IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR( 7 DOWNTO 0) );END M74LS164_B;ARCHITECTURE BEHA V OF M74LS164_B ISSIGNAL S:STD_LOGIC ;SIGNAL T:STD_LOGIC_VECTOR (7 DOWNTO 0):="00000000";BEGINPROCESS(CLK) ISV ARIABLE QTEMP:STD_LOGIC_VECTOR(7 DOWNTO 0):="00000000"; BEGINIF CLR='1' THENIF (CLK'EVENT AND CLK='1') THENQTEMP( 7 DOWNTO 1):=QTEMP(6 DOWNTO 0);IF(A='1' AND B='1') THENQTEMP(0):='1';ELSIF (A='0' OR B='0') THENQTEMP(0):='0';END IF ;END IF;ELSIF CLR='0' THENQTEMP:="00000000";END IF;Q <= QTEMP;END PROCESS;END ARCHITECTURE BEHA V;4、编码数码显示LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DeCode ISPORT( A: IN STD_LOGIC_VECTOR(3 DOWNTO 0);CLOCK:IN STD_LOGIC;CLR:IN STD_LOGIC;Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY DeCode;ARCHITECTURE BEHA V OF DeCode ISBEGINPROCESS( CLR, CLOCK ) ISBEGINIF CLR='1’ THEN Q<="00000000";ELSIF CLOCK'EVENT AND CLOCK='1' THENIF A="0000" THEN Q<="11111100";ELSIF A="0001" THEN Q<="01100000";ELSIF A="0010" THEN Q<="11011010";ELSIF A="0011" THEN Q<="11110010";ELSIF A="0100" THEN Q<="01100110";ELSIF A="0101" THEN Q<="10110110";ELSIF A="0110" THEN Q<="10111110";ELSIF A="0111" THEN Q<="11100000";ELSIF A="1000" THEN Q<="11111110";ELSIF A="1001" THEN Q<="11110110";ELSE Q<="00000000";END IF;END IF ;END PROCESS;END ARCHITECTURE BEHA V;5、ALU运算器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL ;USE IEEE.STD_LOGIC_ARITH.ALL ;ENTITY ALU ISPORT( INA,INB:IN STD_LOGIC_VECTOR(7 DOWNTO 0);COR:IN STD_LOGIC_VECTOR(2 DOWNTO 0);OUTC,OUTD:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY ALU ;ARCHITECTURE ONE OF ALU ISSIGNAL TEMPA: STD_LOGIC_VECTOR ( 15 DOWNTO 0 ) ;BEGINPROCESS( COR, INA, INB ) ISBEGINCASE COR ISWHEN "000" => TEMPA(7 DOWNTO 0) <=CONV_STD_LOGIC_VECTOR((CONV_INTEGER(INA) + CONV_INTEGER(INB)), 8);WHEN "001" => TEMPA(7 DOWNTO 0) <=CONV_STD_LOGIC_VECTOR((CONV_INTEGER(INA) - CONV_INTEGER(INB)), 8);WHEN "010" => TEMPA(15 DOWNTO 0) <=CONV_STD_LOGIC_VECTOR((CONV_INTEGER(INA) * CONV_INTEGER(INB)), 16);WHEN "011" => TEMPA(7 DOWNTO 0)<=CONV_STD_LOGIC_VECTOR((CONV_INTEGER(INA) / CONV_INTEGER(INB)), 8);TEMPA (15 DOWNTO 8)<= CONV_STD_LOGIC_VECTOR((CONV_INTEGER(INA)MOD CONV_INTEGER(INB)), 8);WHEN "100" => TEMPA (7 DOWNTO 0)<= INA AND INB;WHEN "101" => TEMPA (7 DOWNTO 0)<= INA OR INB;WHEN "110" => TEMPA (7 DOWNTO 0)<= INA XOR INB;WHEN "111" => TEMPA (7 DOWNTO 0)<= NOT(INA XOR INB);WHEN OTHERS => TEMPA <= X"0000";END CASE;END PROCESS;OUTC(7 DOWNTO 0) <= TEMPA(7 DOWNTO 0);OUTD(7 DOWNTO 0) <= TEMPA(15 DOWNTO 8);END ONE;6、交通灯程序设计（状态机）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TrIFic ISPORT(CLK : IN STD_LOGIC;R1 : OUT STD_LOGIC;Y1 : OUT STD_LOGIC;G1 : OUT STD_LOGIC;R2 : OUT STD_LOGIC;Y2 : OUT STD_LOGIC;G2 : OUT STD_LOGIC);END ENTITY TrIFic;ARCHITECTURE BEHA V of TrIFic ISTYPE STATEIS (G1ON_R2ON, G1FLH_R2ON, Y1ON_R2ON, R1ON_G2ON, R1ON_G2FLH, R1ON_Y2ON);SIGNAL CURRENTSTATE, NEXTSTATE: STA TE:= G1ON_R2ON;SIGNAL TIMECOUNTER: INTEGER RANGE 0 to 15 := 0;SIGNAL TIMERST : STD_LOGIC := '0';BEGINNEXT_STATE:PROCESS(CURRENTSTA TE, TimeCounter) ISBEGINCASE CURRENTSTATEISWHEN G1ON_R2ON =>IF TIMECOUNTER>= 5 THENNEXTSTATE<= G1FLH_R2ON;TIMERST <= '1';ELSENEXTSTATE<= G1ON_R2ON;TIMERST <= '0';END IF;WHEN G1FLH_R2ON =>IF TIMECOUNTER>= 1 THENNEXTSTATE<= Y1ON_R2ON;TIMERST <= '1';ELSENEXTSTATE<= G1FLH_R2ON;TIMERST <= '0';END IF;WHEN Y1ON_R2ON =>IF TIMECOUNTER>= 1 THENNEXTSTATE<= R1ON_G2ON;TIMERST <= '1';ELSENEXTSTATE<= Y1ON_R2ON;TIMERST <= '0';END IF;WHEN R1ON_G2ON =>IF TIMECOUNTER>= 5 THENNEXTSTATE<= R1ON_G2FLH;TIMERST <= '1';ELSENEXTSTATE<= R1ON_G2ON;TIMERST <= '0';END IF;WHEN R1ON_G2FLH =>IF TIMECOUNTER>= 1 THENNEXTSTATE<= R1ON_Y2ON;TIMERST <= '1';ELSENEXTSTATE<= R1ON_G2FLH;TIMERST <= '0';END IF;WHEN R1ON_Y2ON =>IF TIMECOUNTER>= 1 THENNEXTSTATE<= G1ON_R2ON;TIMERST <= '1';ELSENEXTSTATE<= R1ON_Y2ON;TIMERST <= '0';END IF;WHEN OTHERS => NEXTSTA TE<= R1ON_Y2ON;END CASE;END PROCESS NEXT_STATE;STA TE_REG:PROCESS(CLK) ISBEGINIF rISINg_edge(CLK) THENCURRENTSTA TE<= NEXTSTATE;END IF;END PROCESS STATE_REG;OUTPUT:PROCESS(CURRENTSTA TE, CLK) ISBEGINCASE CURRENTSTATEISWHEN G1ON_R2ON =>R1 <= '0'; Y1 <= '0'; G1 <= '1';R2 <= '1'; Y2 <= '0'; G2 <= '0';WHEN G1FLH_R2ON =>R1 <= '0'; Y1 <= '0'; G1 <= '1' and not CLK;R2 <= '1'; Y2 <= '0'; G2 <= '0';WHEN Y1ON_R2ON =>R1 <= '0'; Y1 <= '1'; G1 <= '0';R2 <= '1'; Y2 <= '0'; G2 <= '0';WHEN R1ON_G2ON =>R1 <= '1'; Y1 <= '0'; G1 <= '0';R2 <= '0'; Y2 <= '0'; G2 <= '1';WHEN R1ON_G2FLH =>R1 <= '1'; Y1 <= '0'; G1 <= '0';R2 <= '0'; Y2 <= '0'; G2 <= '1' and not CLK;WHEN R1ON_Y2ON =>R1 <= '1'; Y1 <= '0'; G1 <= '0';R2 <= '0'; Y2 <= '1'; G2 <= '0';WHEN OTHERS =>R1 <= '0'; Y1 <= '0'; G1 <= '1';R2 <= '1'; Y2 <= '0'; G2 <= '0';END CASE;END PROCESS OUTPUT;COUNTER:PROCESS ( CLK ) ISBEGINIF RISING_EDGE( CLK ) THENIF TIMERST = '1' THENTIMECOUNTER<= 0;ELSETIMECOUNTER<= TIMECOUNTER+ 1;END IF;END IF;END PROCESS COUNTER;END ARCHITECTURE BEHA V;。
EDA实验报告记录表
一实验名称原理图输入法设计门电路二实验目的1. 熟悉EDA软件MAX+plus II的操作；2. 熟悉利用软件仿真对数字电路的逻辑功能的验证和分析。
三实验原理实验一：非门:F =！A原理图：真值表：实验二：1.与非门:F = ！（AB）；原理图：真值表：原理图：真值表：四实验结果实验一结果：实验后的真值表：软件仿真结果：由仿真图形可以看出，对于非门，实验结果与原来的真值相反，因为有延时存在，所以结果和理想的真值表有稍微不同。
实验二：1.结果：软件仿真结果：2.结果：软件仿真结果：一实验名称用文本输入法设计门电路二实验目的1．进一步熟悉MAX+plus II软件，学习用文本输入法设计电路。
2．进一步熟悉CPLD数字电路设计流程。
3．学习初步的VHLD程序设计方法。
三实验原理1.与门的源程序：library ieee;use ieee.std_logic_1164.all;entity wang1 isport(x1,x2:in std_logic;y:out std_logic);end;architecture rel_1 of wang1 isbeginy<=x1 and x2;end;真值表：2.或门的源程序：library ieee;use ieee.std_logic_1164.all;entity wang2 isport(a,b:in std_logic;y:out std_logic);end;architecture rel_1 of wang2 isbeginy<=a or b;end;表达式：F=a+b;真值表:3.与非门的源程序：library ieee;use ieee.std_logic_1164.all;entity wang3 isport(a,b:in std_logic;y:out std_logic);end;architecture rel_1 of wang3 isbeginy<=a nand b;end;表达式：F=!(a*b)；真值表：4.或非门的源程序：library ieee;use ieee.std_logic_1164.all;entity wang4 isport(a,b:in std_logic;y:out std_logic);end;architecture rel_1 of wang4 isbeginy<=a nor b;end;表达式：F=!(a+b);真值表：5.异或门的源程序：library ieee;use ieee.std_logic_1164.all;entity wang5 isport(a,b:in std_logic;y:out std_logic);end;architecture rel_1 of wang5 isbeginy<=a xor b;end;表达式：F=a⊕b;真值表：6.同或门的源程序：library ieee;use ieee.std_logic_1164.all;entity wang6 isport(a,b:in std_logic;y:out std_logic);end;architecture rel_1 of wang6 isbeginy<=a xnor b;end;表达式：F=a⊙b;真值表：四实验结果软件仿真结果：1.与门2.非门3.与非门4.或非门5.异或门6.同或门一实验名称组合逻辑电路设计（一）---编译码器设计二实验目的1. 熟悉组合逻辑电路的VHDL描述方法;2. 熟练掌握“case”语句与“if…else…”语句的用法。
EDA实验测试项目
EDA实验测试项目1、采用结构描述设计三选一电路。
module mux3(out,in1,in2,in3,s0,s1);input in1,in2,in3,s0,s1;output out;wire s0_n,s1_n,w,x,y;not (s0_n,s0),(s1_n,s1);and (w,in1,s0_n,s1_n),(x,in2,s0_n,s1),(y,in3,s0,s1_n);or (out,w,x,y);endmodule正常做s0,s1的高低电平自己画。
2、设计比较三个二进制数的大小关系电路。
module bijq(a,b,c,x,ax,ay,bx,by,cx,cy);input[1:0]a ,b,c;output x,ax,ay,bx,by,cx,cy;assign x=(a==b)&(b==c);assign ax=(a>b)&(b>c);assign ay=(a>c)&(c>b);assign bx=(b>a)&(a>c);assign by=(b>c)&(c>a);assign cx=(c>a)&(a>b);assign cy=(c>b)&(b>a);endmodule a（00）,b（10）,c（01）用设置3、用层次电路设计八位二进制全加器电路。
module eight(a,b,cin,sum,cout);input a,b,cin;output reg sum,cout;always@*begin {cout,sum}=a+b+cin;endendmodulemodule qjq(sum,cout,a,b,cin);input cin;input[7:0] a,b;output[7:0] sum;output cout;bjq1 f0(a[0],b[0],cin,sum[0],cin1);bjq1 f1(a[1],b[1],cin1,sum[1],cin2);bjq1 f2(a[2],b[2],cin2,sum[2],cin3);bjq1 f3(a[3],b[3],cin3,sum[3],cin4);bjq1 f4(a[4],b[4],cin4,sum[4],cin5);bjq1 f5(a[5],b[5],cin5,sum[5],cin6);bjq1 f6(a[6],b[6],cin6,sum[6],cin7);bjq1 f7(a[7],b[7],cin7,sum[7],cout); endmodule4、设计BCD码加法器电路。
EDA技术基础实验指导书
实验一EDA工具基本操作与应用一、实验目的1、通过一个简单的D触发器的设计，让学生掌握QUARTUSII设计工具进行电子设计的基本流程。
2、初步了解可编程器件设计的全过程。
二、主要仪器设备EDA实验系统一台，EDA/SOPC实验系统一台三、实验步骤QUARTUSII软件的基本操作与应用1、运行QUARTUSII软件。
2、选择File/New Project Wizard，新建一个工程，并点击Next。
图：1-13、指定工作目录及工程顶层设计实体名称，如图1-1所示，并点击2次Next。
4、选择FPGA器件，如图1-2所示，并点击Finish，工程文件建立结束。
图：1-25、点击File/New，新建一个VHDL文件，如图1-3所示。
图：1-36、点击Ok，并保存，无需任何修改，点击Ok即可。
7、按照自己的想法在新建的VHDL文件中编写VHDL程序，如D触发器程序代码，如图1-4所示。
图：1-48、代码书写结束后，选择Processing/Start Compilation对编写的程序代码进行编译，直至编译通过，否则对程序代码进行修改。
9、编译通过后，选择File/New，在弹出的对话框中点击Other Files，选择Vector WaveformFile，并点击OK，建立一个波形文件，如图1-5所示，保存波形文件。
10、在波形文件加入输入输出端口，如图1-6所示。
图：1-611、对加入到波形文件中的输入端口进行初始值设置，并点击Processing/Start Simuliation 进行仿真。
查看仿真结果是否符合要求。
12、仿真无误后，选择Assignments/Assing Pins对实验中用到的管脚进行绑定分配，如图1-7所示。
图1-713、对于复用的引脚，需做进一步处理，使其成为通用I/O。
14、最后再编译一次，编译无误后，用下载电缆通过JTAG接口将对应的dff2.sof文件下载到FPGA中。
EDA技术与应用-EDA实验及课程设计
三、实验内容 1. 建立图7.1所示的原理图电路。 2. 通过该例熟悉软件的使用。 3. 熟悉EDA/SOPC实验箱使用。
图7.1 原理图设计例图 四、实验研究与思考 功能仿真、验证可以起到什么作用？
实验二 奇偶检测电路设计
一、实验目的
1. 掌握EDA软件开发工具的原理图输入的设计步骤及方法； 2. 掌握简单组合逻辑电路原理图的设计方法，进一步熟悉开
图7.7的UP控制是加法计数还是减法计数，RST控制是否清 0，EN是使能端控制输入信号是否有效，CLK是时钟脉冲。 COUNT是输出的进位信号，SUM是输出信号(000～111)。 其中CLK可以由实验箱中的时钟电路来提供(必要时进行分 频处理)，也可以手动产生。
路。
二、实验仪器 计算机、MAX + plusⅡ或QuartusⅡ软件、EDA/SOPC实验箱。
三、实验内容 1. 设计要求：用八选一数据选择器74151实现一个四位二进
制数输入中含偶数个‘0’的判断电路，可附加必要的外围电 路。 2. 对设计文件进行语法检查、项目编译，无误后加以仿真以 验证电路设计是否正确。
0 XX 0 1 1 1 1 1 1 0 1 0 1
0 X0 1 1 1 1 1 1 1 1 0 0 1
0 01111111 1 1 1 0 1
四、实验内容 1. 启动软件建立一个空白工程，然后命名。 2. 新建VHDL源程序文件并命名，输入程序代码并保存，进行
综合编译，若在编译过程中发现错误，则找出并更正错误， 直至编译成功为止。 3. 新建仿真文件，对各模块设计进行仿真，验证设计结果， 打印仿真结果。
二、实验仪器 计算机、MAX + plusⅡ或QuartusⅡ软件、EDA/SOPC实验箱。
EDA技术基础实验指导书
EDA技术基础实验指导书海南大学信息学院编目录实验一 MAX-plusII及开发系统使用 1 实验二含计数使能、异步复位和计数值并行预置功能4位加法计数器 7 实验四 60进制计数器的设计 9 实验五序列检测器的设计 10 实验六数字频率计的设计 12 课外综合设计实验数字密码锁 17 交通灯控制器 18实验一MAX –plusII及开发系统使用一、实验目的1、熟悉利用MAX-plusⅡ的原理图输入方法设计简单的组合电路2、掌握层次化设计的方法3、熟悉DXT-BⅢ型EDA试验开发系统的使用二、主要实验设备PC 机一台（中档以上配置），DXT-B3 EDA实验系统一台。
三、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。
它是借助可编程逻辑器件（PLD），采用在系统可编程技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。
因为本实验是在计算机平台上进行，因此实验方式，实验手段和实验仪器与传统的实验有很大的区别，主要体现在以下几个方面：1、实验器材集中化，所有实验基本上在一套实验设备上进行。
传统的实验每作完一个实验，实验器材基本上都要变动（个别除外）。
而做本实验时，只要在计算机上把不同的程序输进去，其它步骤所有实验都一致；2、实验耗材极小（基本上没有耗材）；3、在计算机上进行，自动化程度高，人机交互性好，修改、验证实验简单；4、下载后，实验结果清晰；5、实验仪器损耗少，维护简单；下面，我们就本套实验设备做一个简单的介绍。
(一)Max+plusⅡ10.0的使用。
1、Max+PlusII软件的安装步骤：第一步：系统要求奔3CPU以上，128M内存以上，4G 以上硬盘，98 操作系统（98或Me操作系统才可以下载，其他操作系统下载必须安装驱动，否则只能仿真，如果大家只进行仿真的话，对系统没要求）第二步：安装点击安装可执行文件进行安装，安装完毕后会弹出一对话框，点击是或否都可以。
EDA实验_实验内容安排
一、实验内容实验1（基本门，组合电路）•《实验指导书》实验2-1：按顺序完成00,02,04,08,32,86芯片•《实验指导书》实验2-3：按顺序完成148,138,153,85实验2（组合电路，门电路综合）•《实验指导书》实验2.3（283,4511）,4511芯片在核心板上面，a-g脚已接好。
•《实验指导书》实验2.2（门电路综合实验）•做完还可以做：实验书p50的8选1选择器，课本例2-6,2-7（p77）实验3（MOde1Sim+自行编写代码）参考课本425mode1sim的使用，自行编写“符合电路”逻辑的代码和测试平台，并进行仿真。
提早完成的可以尝试不同的方法实现，或继续编写“裁判电路”和“交通灯错误检测电路”。
下课前抄到纸张上交上来，写明进行到哪一步，如代码编写/测试平台编写/正仿真（未通过）/仿真已通过。
实验4（综合实例5.6照搬）按照《教材》5.6,完整实现一次，要求烧录并接线进行实际测试实验5（简单芯片设计与验证）•按照《教材》5.6的完整流程，实现74芯片的设计，要求在实验箱上接线测试。
在纸上写出你通过测试的程序代码，及测试平台代码。
标明你做到哪一步（第几次仿真/综合/烧录/实际测试中/测试是否通过等）。
•提前做完的，可继续做检奇电路（4个输入信号中，高电平个数为奇数时，输出高电平,否则输出低电平）。
实验6（时序电路）•《实验指导书》实验2.4：在实验箱上进行74,112,194,161芯片的验证。
•提早做完的，继续做3.2（p53）的“3.用74HC16I设计十二进制计数器”注：时钟信号可由“C1OCK G ENARATION”部分生成（可手动，也可自动）希望不要再跟着指导书的指引接线，而是看着课本的真值表自行接线进行测试实验7（时序电路加强）《实验指导书》3.2的“2.数控分频器”（p53）实验8（综合设计）按教材“771计数器数码管显示译码器”（p386）进行设计，烧录并测试。
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阅读第五章
（时间有余，做第五章的习题）
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5
实验三一位BCD码的乘法器设计
（1．使用LPM_ROM元件，利用查表法设计一个一位BCD码的乘法器。
（2．用VHDL描述一位BCD码的乘法器
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相关实验资料
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6
实验四8位硬件加法器设计
（1．用VHDL文本输入法设计全加器；
（2．用原理图输入法设计全加器；
（3．半加器用VHDL文本描述，全加器调用半加器用原理图描述，设计全加器；
（4．半加器用原理图描述，全加器调用半加器用VHDL文本描述，设计全加器。P.72/76
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（时间有余，做第五章的习题）
下次实验
4
实验二7段LED数码管的译码器设计
（两位8421BCD码硬件加法器设计）
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相关实验资料
下次实验
7
实验五8位串入并出移位寄存器设计
P.150-151
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相关实验资料
下次实验
8
实验六基于ROM的正弦波发生器的设计
P.206
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相关实验资料
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9
实验七数控分频器设计
P.176
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10
实验八数字频率计综合
《EDA技术基础》实验项目表
序号
实验内容
课后作业
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预习
1
实验室和实验设备使用介绍
复习理论知识
第三章
第五章
实验
2
实验一Quartus II6.0操作向导
（十进制计数器的VHDL设计和实现P.84/86/88）
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阅读第五章
（时间有余，做Biblioteka 五章的习题）实验3
实验一Quartus II6.0操作向导
P.228
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相关实验资料
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