第3章 Altera Quartus II软件开发向导

3.2.2 文本设计流程——建立新工程
文本设计与模块设计的流程大致相同，本节就以上节的四位加法 器为例，详细介绍Quartus II的文本设计方法，具体实现步骤如下。
3.2.3 文本设计流程——编译工程
单击工具栏上的按钮，对文件进行编译，根据提示错误警告进行 相应的修改后重新编译，直到没有错误提示为止，编译成功后结 果，如图3.59所示。
3.4.3 设置Signal Tap II参数
单击全屏按钮和窗口左下角的Setup页，弹出全屏编辑窗，如图 3.85所示。
3.4.4 文件存盘
单击保存按钮，在弹出的对话框中输入此Signal Tap II文件名 cnt4_top（默认名）。单击“保存”按钮，将出现一个提示页面Do you want to enable SignalTap II…，如图3.86所示。
3.4.5 编译选择
单击编译按钮，启动全程编译。编译结束后Signal Tap II的观察窗 口通常会自动打开，如果没有打开，可选择菜单栏Tools|Signal Tap II Analyzer命令，打开Signal Tap II的观察窗口。
3.4.6 启动Signal Tap II进行采样分析
3.1.3 原理图设计流程
本节以上节建立的二输入或门输入文件为顶层文件，通过全部流 程，实现设计。详细介绍基于Quartus II软件的原理图设计方法， 具体实现步骤如下。 1．建立工程 2．编译工程 3．建立仿真矢量波形文件
3.1.4 波形仿真
1.功能仿真
2.时序仿真
3.1.5 引脚分配
3.4.1 打开Signal Tap II的编辑窗口
单击File|New命令，弹出New对话框，选择Other File页，在该页中 选择Signal Tap II File，单击OK按钮，弹出Signal Tap II编辑窗，如 图3.81所示。
3.4.2 调入待测信号
单击上排的Instance栏内的auto_signaltap_0，更改此命为cnt4，这 是其中一组待测信号名。为了调入待测信号名，在下栏的空白处 双击，弹出Node Finder对话框，如图3.82所示。
3.4.7 Signal Tap II的其他设置和控制 方法
以上实例仅设置了单一嵌入式测试模块（cnt4），其采样时钟是 clk。事实上可以设置多个嵌入式测试模块，可以使用此功能为器 件中的每一个时钟域建立单独且唯一的逻辑分析测试模块，并在 多个测试模块中应用不同的时钟和不同的设置。
3.5 小结
单击Instance下的cnt4，再单击Autorun Analysis按钮，启动Signal Tap II。单击左下角的Data页和全屏按钮，然后按键1（en），产生 一个由低到高的上升沿，作为Signal Tap II的采样触发信号，这时 就能在Signal Tap II数据窗口通过JTAG口观察到来自实验板上的 FPGA内部实时信号，
3.1 模块编辑及设计流程
Quartus II软件的模块编辑器以原理图的形式和图标模块的形式来 编辑输入文件。每个模块文件包含设计中代表逻辑的框图和符号。 模块编辑器可以将框图、原理图或符号集中起来，用信号线、总 线或管道连接起来形成设计，并在此基础上生成模块符号文件 （.bdf）、AHDL Include文件（.inc）和HDL文件。
3.2 文本编辑及设计流程
Quartus II软件支持的文本编辑是指用AHDL、VHDL 和Verilog语言 创建输入文件。本节使用VHDL语言设计一个简单的4位加法器程 序，来介绍设计过程。
3.2.1 建立文本文件
在工具栏中，单击File|New命令，或使用快捷键Ctrl+N，弹出新建 文件对话框。按图示选择VHDL File选项，如图3.51所示。
3.2.6文本设计流程——引脚分配及下载验 证
对本项目分配引脚，结果如图3.70所示，并可以下载到实验板上验 证其功能。
3.3 混合设计
对于较为简单的电路可以使用前面两节介绍的设计方法。但在实 际工程项目中往往涉及许多模块，而其中的模块又由许多模块组 成，参加项目的人使用的设计方式可能不同。这就要求设计者掌 握混合编辑法以设计复杂的数字系统。
3.3.3 设计流程
混合设计的流程与前面的设计流程一样，所不同的只是顶层文件 的设计。具体步骤如下：
1．建立新工程 2．建立原理图文件并添加图元符号 3．编译工程 4．仿真 5．引脚分配，下载验证
3.4 使用Signal Tap II的实时测试
随着逻辑设计越来越复杂，仅仅依赖软件的仿真来测试设计的硬 件功能已经远远不够了，而不断需要重复进行的硬件系统测试也 变得更加的困难。
1.编译
2.配置下载Leabharlann 缆 3.JTAG模式下载 4.Active Serial模式
3.1.7 Quartus II的几个常用功能。
（1）使用RTL Viewer分析综合结果。单击Tools|Netlist Viewers|RTL Viewer命令，弹出RTL Viewer对话框，如图3.48所示。 可以看到综合后的RTL结构图，发现该图与原理图相同。
3.2.4 文本设计流程——建立矢量波形文 件
在工具栏中单击File|New命令，弹出新建对话框，如图3.60所示。
3.2.5 文本设计流程——仿真波形
（1）在Quartus II的工具栏中选择Processing|Generate Functional…. 选项，生成功能仿真网表，然后选择Assignments|Setting选项，弹 出如图3.67所示对话框。 （2）选择Quartus II的工具栏中Assignments|Setting选项，在弹出 的对话框中选择Simulator Settings页面中的simulation mode选项， 选择Timing选项，单击工具栏的按钮，开始时序仿真，验证时序 是否符合要求。时序仿真结果，如图3.69所示。
3.1.1 原理图输入文件的建立
在这里我们设计非常简单一个二输入的或门电路。它只包含一个 或门、两个输入引脚和一个输出引脚。首先创建一个原理图形式 的输入文件。步骤如下所示：
1.打开模块编辑器
2.添加元件符号
3.连接各元件并给引脚命名 4.保存文件
3.1.2 图表模块输入
图表模块输入是自顶向下的设计方法。首先在顶层文件中划出图 形块或器件符号，然后在图形块上设置端口和参数信息，用信号 线、总线和管道把各个组件连接起来。下面以3-8译码器为例介绍 图表模块输入法。
第3章 Altera Quartus II软件开发向导
基于Altera Quartus II软件的设计方法有三种，分别是模块编辑法、 文本编辑法、宏模块编辑法以及包含前三种方法的混合编辑法。 宏模块设计法放在第6章讲述。本章将通过实例简单介绍使用 Quartus II软件的模块原理图编辑法、文本编辑法和包含前两种方 法的混合编辑法。
本章通过具体的实例来介绍输入文件的创建和基于Quartus II软件 的开发设计流程。根据工程实际把设计方法分为模块设计法、文 本设计法和混合设计法。详细介绍了应用三种设计方法时输入文 件的创建，包括原理图文件的创建、图表文件的创建、HDL文本 文件的创建和混合编辑时顶层文件的创建。详细叙述了一个设计 的全部流程。包括工程建立、编译、仿真、引脚分配和下载编程。
3.3.1 建立计数器文件
需要建立两个VHDL的文本文件。cnt4.vhd文件描述十进制计数器， seg_7.vhd文件描述七段译码显示电路。Cnt4.vhd程序的功能是在时 钟的驱动下循环产生0－9的二进制数。
3.3.2 建立七段译码显示电路文件
SEG_7程序设计的电路的功能是将计数器输出的二进制数转化为 数码管的驱动信号。
分配引脚是为了对所设计的过程进行硬件测试，将输入/输出引脚 信号锁定在目标器件的引脚上。单击工具栏Assignments|Pins选项， 弹出选择要分配的分配引脚的对话框，如图3.40所示。在下方的列 表中列出了本设计的所有输入\输出引脚名。
3.1.6 下载验证
下载验证是将所做设计生成的文件通过计算机下载到实验电路板 上，用来验证本次设计是否符合要求的一道流程，其步骤如下所 示：
（2）使用Technology Map Viewer分析综合结果。单击Tools|Netlist Viewers|Technology Map Viewer命令，弹出Technology Map Viewer 对话框，如图3.49所示。 （3）创建图元符号。单击File|Create/Update|Create Symbol Files for Current File命令，生成.bsf格式的图元符号文件，如图3.50所示。