信号完整性分析--信号反射..

信号完整性：信号反射信号沿传输线向前传播时，每时每刻都会感受到一个瞬态阻抗，这个阻抗可能是传输线本身的，也可能是中途或末端其他元件的。

对于信号来说，它不会区分到底是什么，信号所感受到的只有阻抗。

如果信号感受到的阻抗是恒定的，那么他就会正常向前传播，只要感受到的阻抗发生变化，不论是什么引起的（可能是中途遇到的电阻，电容，电感，过孔，PCB 转角，接插件），信号都会发生反射。

那么有多少被反射回传输线的起点？衡量信号反射量的重要指标是反射系数，表示反射 电压和原传输信号电压的比值。

反射系数定义为：ρ= 1212Z Z Z Z +-。

其中：Z 1为变化前的阻 抗，Z 2为变化后的阻抗。

假设PCB 线条的特性阻抗为50欧姆，传输过程中遇到一个100欧姆的贴片电阻，暂时不考虑寄生电容电感的影响，把电阻看成理想的纯电阻，那么反射系 数为：ρ=3150********=+-，信号有1/3被反射回源端。

如果传输信号的电压是3.3V 电压，反射电压就是1.1V 。

纯电阻性负载的反射是研究反射现象的基础，阻性负载的变化无非是以下四种情况：阻抗增加有限值、减小有限值、开路（阻抗变为无穷大）、短路（阻抗突然变为0）。

阻抗增加有限值：反射电压上面的例子已经计算过了。

这时，信号反射点处就会有两个电压成分，一部分是从源端传来的3.3V 电压，另一部分是在反射电压1.1V ，那么反射点处的电压为二者之和，即4.4V 。

阻抗减小有限值：仍按上面的例子，PCB 线条的特性阻抗为50欧姆，如果遇到的电阻是30欧姆，则反射 系数为 ρ=50305030+-=-0.25，反射电压为 3.3*（-0.25）V= -0.825V 。

此时反射点电压为3.3V+（-0.825V ）=2.475V 。

开路：开路相当于阻抗无穷大，反射系数按公式计算为1。

即反射电压3.3V 。

反射点处电压为6.6V 。

可见，在这种极端情况下，反射点处电压翻倍了。

短路：短路时阻抗为0，电压一定为0。

按公式计算反射系数为-1，说明反射电压为-3.3V ，因此反射点电压为0。

由于反射现象的存在，信号传播路径中阻抗发生变化的点，其电压不再是原来传输的电压。

这种反射电压会改变信号的波形，从而可能会引起信号完整性问题。

信号完整性分析---信号反射及阻抗匹配信号反射产生的原因，当信号从阻抗为Z0进入阻抗为Z l的线路时，由于阻抗不匹配的原因，有部分信号会被反射回来，也可以用“传输线上的回波来概括”。

如果源端、负载端和传输线具有相同的阻抗，反射就不会发生了。

反射的影响: 如果负载阻抗小于传输线阻抗，反射电压为负，反之，如果负载阻抗大于传输线阻抗，反射电压为正。

实际问题中，PCB上传输线不规则的几何形状，不正确的信号匹配，经过连接器的传输及电源平面不连续等因素均会导致反射情况发生，而表现出诸如过冲、下冲以及振荡等信号失真的现象。

过冲，当信号的第一个波峰超过原来设定的最大值，信号的第一个波谷超过原来设定的最大值时，为过冲，也就是冲过头了。

下冲，当信号的第二个波峰波谷超过设定值时，称为下冲。

过大的过冲会导致元件保护二极管损坏，而下冲严重时会产生假时钟，导致系统误读写操作。

如果过冲过大我们可以采用阻抗匹配的方式消除过冲。

震荡：信号的反射也会引起信号震荡，而震荡的本质跟过冲/下冲是一样的，在一个周期内，信号反复的过冲下冲我们称之为信号震荡。

震荡是消除电路多余能量的一种方式。

通过震荡的信号，可以将反射而产生的多余能量给消耗掉。

欠阻尼（振铃）是指终端的阻尼小，过阻尼（环绕）是指终端的阻尼大了。

(不只是分布式电路才会产生振荡，集总电路由于LC振荡也会产生振荡，其振荡的大小和电路的品质因素Q有关，Q值代表了电路中信号的衰减速度，Q值越高衰减越慢。

可以通过单位时间电路储存的能量与丢失的能量比值来衡量) Q<1/2的时候就不存在过冲或者振荡。

阻抗匹配，由于源端与负载端的阻抗不匹配才引起信号的反射，因此要进行阻抗匹配，从而降低反射系数，可以在源端串接阻抗，或者负载端并行接阻抗。

反射系数公式：P=(Z1-Z0)/(Z1+Z0)阻抗匹配端接技术汇总单电阻端接经总结：串联电阻匹配一般适用于单个负载的情况。

一、串行端接串行匹配：（不太适用太高的高速）二、并行端接并行匹配：（更适用于高速）1、单电阻并行端接缺点：降低了输出的高电平，匹配电阻接地会造成下降沿过快（接电源上升源变快），这样会导致波形占空比不平衡2、戴维宁并行接法优点：综合适用上下来电阻，平衡输出高低电平，减小因占空比失调能力消耗缺点：静态直流功率过大，在TTL和CMOS电路中不常用。

3、并行AC端接优点：AC端接避免较多的电源消耗，缺点：由于电容的大小很难确定，大电容会吸收较大电流增加电源损耗，小电容则会减弱匹配效果，建议通过仿真来确定电容值。

应用:并联交流匹配一般用在多接收端和时钟信号线。

(二极管端接法，此法不属于阻抗匹配的思路，而是通过二极管的钳位来减小过冲与下冲，尽管成本会提高，但是系统整体布局布线开销可能会减小，因为不需要考虑精确控制传输线的阻抗匹配，它的缺点在于二极管本身不会消耗振铃信号，因此反射回来的信号会对电源或者地产生噪声，开关速度不够高，对较高速系统不太适用)串扰：如果足够细心你会发现，有时对于某根信号线，从功能上来说并没有输出信号，但测量时，会有幅度很小的规则波形，就像有信号输出。

这时你测量一下与它邻近的信号线，看看是不是有某种相似的规律！对，如果两根信号线靠的很近的话，通常会的。

这就是串扰。

当然，被串扰影响的信号线上的波形不一定和邻近信号波形相似，也不一定有明显的规律，更多的是表现为噪声形式。

串扰在当今的高密度电路板中一直是个让人头疼的问题，由于布线空间小，信号必然靠得很近，因此你比须面对它，只能控制但无法消除。

对于受到串扰的信号线，邻近信号的干扰对他来说就相当于噪声。

串扰大小和电路板上的很多因素有关，并不是仅仅因为两根信号线间的距离。

当然，距离最容易控制，也是最常用的解决串扰的方法，但不是唯一方法。

这也是很多工程师容易误解的地方。

轨道塌陷：噪声不仅存在于信号网络中，电源分配系统也存在。

我们知道，电源和地之间电流流经路径上不可避免存在阻抗，除非你能让电路板上的所有东西都变成超导体。

那么，当电流变化时，不可避免产生压降，因此，真正送到芯片电源管脚上的电压会减小，有时减小得很厉害，就像电压突然产生了塌陷，这就是轨道塌陷。

轨道塌陷有时会产生致命的问题，很可能影响你的电路板的功能。

高性能处理器集成的门数越来越多，开关速度也越来越快，在更短的时间内消耗更多的开关电流，可以容忍的噪声变得越来越小。

但同时控制噪声越来越难，因为高性能处理器对电源系统的苛刻要求，构建更低阻抗的电源分配系统变得越来越困难。

你可能注意到了，又是阻抗，理解阻抗是理解信号完整性问题的关键。

重视信号上升时间信号的上升时间，对于理解信号完整性问题至关重要，高速pcb设计中的绝大多数问题都和它有关，你必须对它足够重视。

信号上升时间并不是信号从低电平上升到高电平所经历的时间，而是其中的一部分。

业界对它的定义尚未统一，最好的办法就是跟随上游的芯片厂商的定义，毕竟这些巨头有话语权。

通常有两种：第一种定义为10-90上升时间，即信号从高电平的10%上升到90%所经历的时间。

另一种是20-80上升时间，即信号从高电平的20%上升到80%所经历的时间。

两种都被采用，从IBIS模型中可看到这点。

对于同一种波形，自然20-80上升时间要更短。

对于我们终端应用来说，精确的数字有时并不是很重要，而且这个数值芯片厂商通常也不会直接给我们列出，当然有些芯片可以从IBIS模型中大致估计这个值，不幸的是，不是每种芯片你都能找到IBIS模型。

重要的是我们必须建立这样的概念：上升时间对电路性能有重要的影响，只要小到某一范围，就必须引起注意，哪怕是一个很模糊的范围。

没有必要精确定义这个范围标准，也没有实际意义。

你只需记住，现在的芯片加工工艺使得这个时间很短，已经到了ps级，你应该重视他的影响的时候了。

随着信号上升时间的减小，反射、串扰、轨道塌陷、电磁辐射、地弹等问题变得更严重，信号上升时间的减小，从频谱分析的角度来说，相当于信号带宽的增加，也就是信号中有更多的高频分量，正是这些高频分量使得设计变得更加困难。

互连线必须作为传输线来对待，从而产生了很多以前没有的问题。

因此，学习信号完整性，你必须有这样的概念：信号陡峭的上升沿，是产生信号完整性问题的罪魁祸首。

信号上升时间与带宽要重视信号上升时间，很多信号完整性问题都是由信号上升时间短引起的。

本文就谈谈一个基础概念：信号上升时间和信号带宽的关系对于数字电路，输出的通常是方波信号。

方波的上升边沿非常陡峭，根据傅立叶分析，任何信号都可以分解成一系列不同频率的正弦信号，方波中包含了非常丰富的频谱成分。

抛开枯燥的理论分析，我们用实验来直观的分析方波中的频率成分，看看不同频率的正弦信号是如何叠加成为方波的。

首先我们把一个1.65v的直流和一个100MHz的正弦波形叠加，得到一个直流偏置为1.65v的单频正弦波。

我们给这一信号叠加整数倍频率的正弦信号，也就是通常所说的谐波。

3次谐波的频率为300MHz，5次谐波的频率为500MHz，以此类推，高次谐波都是100MHz的整数倍。

图1是叠加不同谐波前后的比较，左上角的是直流偏置的100MHz基频波形，右上角时基频叠加了3次谐波后的波形，有点类似于方波了。

左下角是基频+3次谐波+5次谐波的波形，右下角是基频+3次谐波+5次谐波+7次谐波的波形。

这里可以直观的看到叠加的谐波成分越多，波形就越像方波。

影响信号完整性的不是波形的重复频率，而是信号的上升时间。

什么是地弹所谓“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。

以电路板“地”为参考，就像是芯片内部的“地”电平不断的跳动，因此形象的称之为地弹（ground bounce）。

当器件输出端有一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。

那么“地弹”是如何产生的呢？首先我们要明白，对于任何封装的芯片，其引脚会存在电感电容等寄生参数, 而地弹正是由于引脚上的电感引起的。

我们可以用下图来直观地解释一下。

图中开关Q的不同位置代表了输出的“0”“1”两种状态。

假定由于电路状态装换，开关Q接通RL低电平，负载电容对地放电，随着负载电容压下降，它积累的电荷流向地，在接地回路上形成一个大的电流浪涌。

随着放电电流建立然后衰减，这一电流变化作用于接地引脚的电感L G，这样在芯片外的电路板“地”与芯片内的地之间，会形成一定的电压差，如图中V G。

这种由于输出转换引起的芯片内部参考地电位漂移就是地弹。

芯片A的输出变化，产生地弹。