80X86微处理器的引脚功能
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第二章 80x86微处理器的结构PPT课件
• MN/MX#：接Vcc，最小模式；接GND，最大模式
最小模式引脚信号
• INTA#(24)：Interrupt Acknowledge，输出 – 中断响应信号。向外部输出，低电平有效，表示CPU响应 了外部发来的INTR信号。
• ALE(25)：Address Latch Enable，输出 – 地址锁存使能信号，输出，高电平有效。用来作为地址锁 存器（如74LS373、8282 ）的锁存控制信号。
• A19/S6～A16/S3：地址/状态复用总线 – T1，输出地址高4位； – T2～T4，输出状态 • S6：恒为低电平，指示8086当前使用总线 • S5：与中断允许标志IF相同 • S4,S3：指示当前使用的段寄存器（ES,SS,CS,DS）
公共引脚（con’t）
S4
S3
当前正在使用的段寄存器
最小模式引脚信号（con’t）
• M/IO#(28)：Memory/Input & Output，三态输出 – 存储器或I／O端口访问信号。指示8086的访问对 象，发给MEM或I/O接口。 – M／IO#为高电平时，表示当前CPU正在访问存储 器；M／IO# 为低电平时，表示当前CPU正在访 问I／O端口。
• DEN#(26)：Data Enable，输出 – 表示8086准备发送或接收一个数据 – 数据使能信号，输出，三态，低电平有效。用于数据总线 驱动器（如74LS245、8286 ）的控制信号。
最小模式引脚信号（con’t）
• DT/R#(27)：Data Transmit/Receive，输出 – 数据驱动器数据流向控制信号，输出，三态。 – 在8086系统中，通常采用74LS245、8286或8287 作为数据总线的驱动器，用DT/R#信号来控制数 据驱动器的数据传送方向。 – 当DT/R#＝1时，进行数据发送； – 当DT/R#＝0时，进行数据接收。
最小模式引脚信号
• INTA#(24)：Interrupt Acknowledge，输出 – 中断响应信号。向外部输出，低电平有效，表示CPU响应 了外部发来的INTR信号。
• ALE(25)：Address Latch Enable，输出 – 地址锁存使能信号，输出，高电平有效。用来作为地址锁 存器（如74LS373、8282 ）的锁存控制信号。
• A19/S6～A16/S3：地址/状态复用总线 – T1，输出地址高4位； – T2～T4，输出状态 • S6：恒为低电平，指示8086当前使用总线 • S5：与中断允许标志IF相同 • S4,S3：指示当前使用的段寄存器（ES,SS,CS,DS）
公共引脚（con’t）
S4
S3
当前正在使用的段寄存器
最小模式引脚信号（con’t）
• M/IO#(28)：Memory/Input & Output，三态输出 – 存储器或I／O端口访问信号。指示8086的访问对 象，发给MEM或I/O接口。 – M／IO#为高电平时，表示当前CPU正在访问存储 器；M／IO# 为低电平时，表示当前CPU正在访 问I／O端口。
• DEN#(26)：Data Enable，输出 – 表示8086准备发送或接收一个数据 – 数据使能信号，输出，三态，低电平有效。用于数据总线 驱动器（如74LS245、8286 ）的控制信号。
最小模式引脚信号（con’t）
• DT/R#(27)：Data Transmit/Receive，输出 – 数据驱动器数据流向控制信号，输出，三态。 – 在8086系统中，通常采用74LS245、8286或8287 作为数据总线的驱动器，用DT/R#信号来控制数 据驱动器的数据传送方向。 – 当DT/R#＝1时，进行数据发送； – 当DT/R#＝0时，进行数据接收。
3-1 80x86处理器的内部功能结构
Cache 部件
浮点控制
浮点 寄存器组
浮点部件
控制
保护测试 部件
控制部件
指令 译码器
译码部件
预取 32字节 预取指令
队列
预取部件
总线接口部件
地址总线 数据总线
总线
80486内部结构
80486的内部结构可细分为9个独立的处理部件： 总线接口部件、高速缓存寄存器、代码预取部件、 指令译码部件、控制部件、整数部件、分段部件、 分页部件和浮点部件
指令队列缓冲器中只要空出2个（对8086）或1个（8088）字 节时，BIU就会自动执行取指令操作；
在EU执行指令的过程中，如指令需要对存储器或I/O端口存取 数据时，则BIU会在执行完当前指令周期后对内存单元或I/O 端口进行存操作；
当EU执行完转移、调用和返回指令时，则要清除指令队列缓 冲器中的指令，并要求BIU重新开始取指令；
页告诉缓冲 存储器
控制和属性 检验PLA
预取器/界 限检验器 16字节预 取队列
总线接口部件 请求判优 控制器
地址 驱动器 流水线/总线 宽度控制器 多路发送 收发器
Байду номын сангаас
指令预取部件
80386的内部结构
总线接口部件(BIU：Bus Interface Unit)
负责CPU内部各部件与存储器、I/O接口之间传送数据或 指令。CPU内部的其他部件都能与BIU直接通信，并将它 们的总线请求传送给BIU
Pentium处理器内部结构
Pentium处理器内部结构
超标量流水线
超标量流水线(Superscalar) 由U与V两条指令流水线 组成，每条流水线都有自己的ALU、地址生成电路和 数据超高速缓冲存储器接口等。CPU能够在每个指令 周期内并行执行两条整数指令，或一条整数指令和一 条浮点指令。
浮点控制
浮点 寄存器组
浮点部件
控制
保护测试 部件
控制部件
指令 译码器
译码部件
预取 32字节 预取指令
队列
预取部件
总线接口部件
地址总线 数据总线
总线
80486内部结构
80486的内部结构可细分为9个独立的处理部件： 总线接口部件、高速缓存寄存器、代码预取部件、 指令译码部件、控制部件、整数部件、分段部件、 分页部件和浮点部件
指令队列缓冲器中只要空出2个（对8086）或1个（8088）字 节时，BIU就会自动执行取指令操作；
在EU执行指令的过程中，如指令需要对存储器或I/O端口存取 数据时，则BIU会在执行完当前指令周期后对内存单元或I/O 端口进行存操作；
当EU执行完转移、调用和返回指令时，则要清除指令队列缓 冲器中的指令，并要求BIU重新开始取指令；
页告诉缓冲 存储器
控制和属性 检验PLA
预取器/界 限检验器 16字节预 取队列
总线接口部件 请求判优 控制器
地址 驱动器 流水线/总线 宽度控制器 多路发送 收发器
Байду номын сангаас
指令预取部件
80386的内部结构
总线接口部件(BIU：Bus Interface Unit)
负责CPU内部各部件与存储器、I/O接口之间传送数据或 指令。CPU内部的其他部件都能与BIU直接通信，并将它 们的总线请求传送给BIU
Pentium处理器内部结构
Pentium处理器内部结构
超标量流水线
超标量流水线(Superscalar) 由U与V两条指令流水线 组成，每条流水线都有自己的ALU、地址生成电路和 数据超高速缓冲存储器接口等。CPU能够在每个指令 周期内并行执行两条整数指令，或一条整数指令和一 条浮点指令。
80X86系列微机的体系结构
取指1 执行1 取指2 执行2 同一时刻里，只能进行一种操作，只有当上一步 操作完成后，下一步操作才能开始。
并行方式:
（流水方式）
取指1
执行1 取指2 执行2
同一时刻有多于一条的指令由不同的部件同时处理， 完成不同的操作。这种操作方式称为流水方式。
2016/4/15
13
§2.2 8086CPU内部结构与高性能微处理器
2
第二章 80X86系列微机的体系结构
§2.1 8086存储器组织 一.8086系统存储器结构
存储器的分体结构:
1M字节
15
00001H 00003H 00005H FFFFFH
512K字节 ＋ 512K字节
8 7 0
00000H 00002H 00004H FFFFEH
奇地址体 A0=1 512K字节
主存
Cache控制器
2016/4/15 20
§2.2 8086CPU内部结构与性能微处理器
第二章 80X86系列微机的体系结构
二.高性能微处理器 （新技术与概念）
高速缓存器 Cache
3. 高性能微机存储系统的层次结构
CPU内部寄存器 小 片内高速缓存 容 速 片外高速缓存 量 度 主存储器(内存) 慢 外部存储器 大 •80386系统的Cache在片外，从486开始增加了片内Cache 快 •从Pentium开始，片内Cache被分离为代码Cache和数据 Cache(双路Cache结构），可以同时存取。数据Cache与 两条独立工作的流水线相连，能同时接受两条流水线的访 问。
20位
2016/4/15
16位
16位
11
第二章 80X86系列微机的体系结构
§2.2 8086CPU内部结构与高性能微处理器 一.8086CPU的内部结构 BIU + EU
并行方式:
（流水方式）
取指1
执行1 取指2 执行2
同一时刻有多于一条的指令由不同的部件同时处理， 完成不同的操作。这种操作方式称为流水方式。
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13
§2.2 8086CPU内部结构与高性能微处理器
2
第二章 80X86系列微机的体系结构
§2.1 8086存储器组织 一.8086系统存储器结构
存储器的分体结构:
1M字节
15
00001H 00003H 00005H FFFFFH
512K字节 ＋ 512K字节
8 7 0
00000H 00002H 00004H FFFFEH
奇地址体 A0=1 512K字节
主存
Cache控制器
2016/4/15 20
§2.2 8086CPU内部结构与性能微处理器
第二章 80X86系列微机的体系结构
二.高性能微处理器 （新技术与概念）
高速缓存器 Cache
3. 高性能微机存储系统的层次结构
CPU内部寄存器 小 片内高速缓存 容 速 片外高速缓存 量 度 主存储器(内存) 慢 外部存储器 大 •80386系统的Cache在片外，从486开始增加了片内Cache 快 •从Pentium开始，片内Cache被分离为代码Cache和数据 Cache(双路Cache结构），可以同时存取。数据Cache与 两条独立工作的流水线相连，能同时接受两条流水线的访 问。
20位
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16位
16位
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第二章 80X86系列微机的体系结构
§2.2 8086CPU内部结构与高性能微处理器 一.8086CPU的内部结构 BIU + EU
第2讲 80x86微处理器
E4 19
512K × 8 D7~D0
512K × 8 D7~D0
D15~D8 D7~D0
F8 27
物理地址的形成
存储器的段结构 物理地址的形成
存储器的段结构
物理地址 逻辑地址
段基址 存放在段寄存器 DS 或 CS 或 SS 或 ES 中 偏移地址 存放在 IP 或 SP 中
存储器的段结构
专用寄存器
堆栈指针寄存器 SP (stack pointer)
基址指针寄存器 BP（base pointer）
源变址寄存器 SI (source index)
目的变址寄存器 DI (destination ind
ex)
段寄存器
代码段寄存器 CS 数据段寄存器 DS 堆栈段寄存器 SS 附加段寄存器 ES
指令指针寄存器
16位的指令指针寄存器 IP 用于存放下一 条执行指令的偏移地址。 CS为段基址，IP为段内偏移地址。 用户不能直接访问 IP 寄存器。
标志寄存器FLAGS
标志寄存器共有16位，其中7位未用，所用的 各位含义如下：
11 10
OF DF
15 14 13 12
9
IF
8
TF
7
SF
内存存放规则
字数据： 19E4H 27F8H 分别存放在： 20020H 20023H
20019H 20020H 20021H 20022H
E4 19
20023H
20024H
F8 27
20019H
A19~A1 A0
20020H
80X86微处理器 PPT课件
第2章 80X86微处理器
2.1 微处理器概述 2.2 8086/8088微处理器的结构 2.3 8086/8088的引脚和工作模式 2.4 8086的基本总线操作
概述
1
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2
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一、概述
8088、8086基本类似
➢16位CPU、AB宽度20位
差别：
➢8088内部数据总线是16位，外部是8位，准16 位机。
➢8086内外数据总线都是16位。
2.2 8086/8088微处理器的结构
基本性能：
40脚双列直插封装
采用分时复用的地址/数据总线
8088:时钟频率4.77MHz/8086:时钟频率5MHz 8086的数据线16条（8088的数据线是8条） 20条地址线（可以访问的物理地址空间220Bytes) 两级流水线结构 两种工作模式
执行指令
由EU控制系统向各个相关部件发出与指令一致的控制信号，完成指 令的执行。具体的运算由ALU和相关寄存器负责。
向BIU传送偏移地址信息
在指令执行过程中，如要从内存中取操作数，EU会向BIU发总线请求， 而EU自动算出偏移地址并送到BIU中的内部暂存器，以便求出物理 地址。
管理通用/专用寄存器和标志寄存器。
➢执行部件EU: 执行单元EU从指令队列中取出指令并执行。
特点：
➢取指令和执行指令分开进行，提高了速度。
8086
2.2.1 8086
的 功 能 结 构
通用寄存器
AX AH AL BX BH BL
20位地 地址加法器 址总线
2.1 微处理器概述 2.2 8086/8088微处理器的结构 2.3 8086/8088的引脚和工作模式 2.4 8086的基本总线操作
概述
1
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2
点击输入简要文字内容，文字内容需概括精炼，不用多余 的文字修饰，言简意赅的说明分项内容……
一、概述
8088、8086基本类似
➢16位CPU、AB宽度20位
差别：
➢8088内部数据总线是16位，外部是8位，准16 位机。
➢8086内外数据总线都是16位。
2.2 8086/8088微处理器的结构
基本性能：
40脚双列直插封装
采用分时复用的地址/数据总线
8088:时钟频率4.77MHz/8086:时钟频率5MHz 8086的数据线16条（8088的数据线是8条） 20条地址线（可以访问的物理地址空间220Bytes) 两级流水线结构 两种工作模式
执行指令
由EU控制系统向各个相关部件发出与指令一致的控制信号，完成指 令的执行。具体的运算由ALU和相关寄存器负责。
向BIU传送偏移地址信息
在指令执行过程中，如要从内存中取操作数，EU会向BIU发总线请求， 而EU自动算出偏移地址并送到BIU中的内部暂存器，以便求出物理 地址。
管理通用/专用寄存器和标志寄存器。
➢执行部件EU: 执行单元EU从指令队列中取出指令并执行。
特点：
➢取指令和执行指令分开进行，提高了速度。
8086
2.2.1 8086
的 功 能 结 构
通用寄存器
AX AH AL BX BH BL
20位地 地址加法器 址总线
第2章 80x86微处理器
3．段寄存器
8086运行一汇编语言程序，一般需要4个 现行段，分别是代码段、数据段、堆栈 段和附加段，这4个段的段地址分别由4 个16位的段寄存器CS、DS、SS和ES来 存放。
4. 指令指针寄存器
IP寄存器 —— 指令指针寄存器，存放下一次 要取出执行的指令的偏移地址 与CS结合使用构成真正的指令物理地址 用户不能直接更新使用，只能由系统自动更 新
◆读/写奇地址体时，数据从高8位数据总线上传送 特别提示：关注BHE、A0和SEL信号
字节数据与字数据的存储
存储在一个存储单元中的数据称为字节数据
字节数据的存储：按顺序存放 其存储单元的地址，叫做该字节数据的存
储地址
字节数据与字数据的存储
需要存储在相邻两个存储单元中的数据 称为一个“字”，叫做字数据
1．通用寄存器（数据寄存器）
通用寄存器多数被用在算术逻辑运算指令中， 有些指令中，则有隐含的特定的用途，如AX 在字乘字除运算中规定存放被乘数和被除数； CX在数据串操作中用来存放循环次数等等， 这些内容在讲解第三章的指令系统的过程中都 会涉及到。
2．专用寄存器（地址寄存器）
专用寄存器包含 4 个 16 位寄存器。其中 SP 用来指示位于当前堆栈段中数据的偏移地 址，BP一般用来存放访问内存时的基地 址， SP和 BP称为指针寄存器； SI和 DI用来 存放当前数据段中数据的偏移地址，称为变 址寄存器。
地址范围为：00000H--0FFFFFH
一、存储器的结构
在8086系统中，将其可寻址的1 MB存储器 分为两个存储体；即奇地址存储体和偶地 址存储体，各为512 KB
8086存储器的分体结构
◆奇地址存储体与系统高8位数据总线相连，偶地址
3-1 80x86处理器的内部功能结构
⏹197816⏹4⏹80861620168⏹1680888086DS ES SS CS 数据暂存器FLAGs 标志寄存器执行部件控制电路AX BX CX DX AH BH CH DH SI DI BP SP AL BL CL DL 寄存器组地址加法器运算器地址加法器IP 数据总线控制总线地址总线指令译码器指令队列总线接口控制电路指令寄存器总线接口单元Bus Interface Unit (BIU)8086⏹⏹8086⏹☐☐2808618088☐☐808680x86处理器功能结构演进8086802868038680486Pentium偏移加法器段界检查器段基址段大小物理地址加法器地址锁存和驱动器预取器处理器扩充接口总线接口数据收发器6字节预取队列指令译码器3条已被译码的指令队列ALU寄存器组控制电路执行部件(EU)指令部件(IU)总线部件(BU)地址部件(AU)3输入地址加法器描述符高速缓冲存储器界限和属性检验PLA地址加法器页告诉缓冲存储器控制和属性检验PLA请求判优控制器地址驱动器流水线/总线宽度控制器多路发送收发器保护检测部件桶形移位器ALU 乘/除硬件寄存器组32位预取器/界限检验器16字节预取队列指令译码器已译码指令队列译码和时序控制ROM32位32位32位分段部件分页部件总线接口部件执行部件指令译码部件指令预取部件80386⏹☐⏹☐16⏹☐80386⏹☐⏹☐⏹☐80486内部结构桶形移位器ALU乘/除硬件寄存器组段寄存器段描述符高速缓冲存储器段转换器转换监视页转换器高速缓冲存储器8KCache浮点控制浮点寄存器组控制保护测试部件指令译码器预取32字节预取指令队列地址总线数据总线总线整数部件分段部件分页部件Cache部件浮点部件控制部件译码部件预取部件总线接口部件80486804869⏹☐⏹☐2⏹☐。
第二章 80x86体系结构 2014 版(接口)
2.1 8086CPU结构 二 8086CPU的寄存器结构
4 指令指针寄存器 IP IP ：BIU要取的指令地址。
说明：。。。。。。
2.1 8086CPU结构
三 8086CPU的管脚及功能
8086是16位CPU。它采用高性能 的N—沟道，耗尽型负载的硅栅 工艺(HMOS)制造。由于受当时 制造工艺的限制，部分管脚采用 了分时复用的方式，构成了40条 管脚的双列直插式封装
2.1 8086CPU结构 二 8086CPU的寄存器结构
3 标志寄存器FR AF(Auxiliary Carry Flag)：辅助进位标志位。 AF＝l，表示运算结果的8位数据中，低4位向高 4位有进位(加法运算时)或有借位(减法运算时)， 这个标志位只在十进制运算中有用。
ZF(Zero Flag)：零标志位 ZF＝1，表示本次运算结果为零，否则即运 算结果非零时，ZF＝0。
2.1 8086CPU结构 二 8086CPU的寄存器结构 3 标志寄存器FR
SF(Sign Flag)：符号标志
SF＝1，表示本次运算结果的最高位(第7 位或第15位)为“l”，否则SF＝0。
OF(Overflow F1ag)：溢出标志
2.1 8086CPU结构 二 8086CPU的寄存器结构
8086CPU的内部结构组成
8086CPU由两部分组成： 指令执行部件(EU，Execution Unit) 总线接口部件(BIU，Bus Interface Unit)
2.1 8086CPU结构 一 8086CPU的内部结构
2.1 8086CPU结构 一 8086CPU的内部结构
执行部件（EU）主要由算术逻辑运算单元 (ALU)、标志寄存器FR、通用寄存器组和EU控制器 等4个部件组成，其主要功能是执行指令。
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FLAGS IP DS、ES、SS 、 、 CS 指令队列空 0000H 0000H 0000H FFFFH
•复位后，输出线状态 复位后， 复位后
三态→高阻 三态 高阻 其余→无效 其余 无效
2010-11-27 11
.8086CPU引脚功能 一.8086CPU引脚功能
80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
2010-11-27
10
.8086CPU引脚功能 一.8086CPU引脚功能
80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 2. 公共控制信号
RESET 输入（高有效） 复位信号 输入（高有效） 为高电平且保持至少4个时钟周期 当RESET为高电平且保持至少 个时钟周期 为高电平且保持至少 将执行复位操作。 时，CPU将执行复位操作。 将执行复位操作 •复位后CPU的内部状态如下： 复位后CPU的内部状态如下 的内部状态如下： 复位后
2010-1086CPU引脚功能
80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 2. 公共控制信号
INTR 可屏蔽中断请求信号 输入（高有效） 输入（高有效） •CPU在每条指令的最后一个时钟周期采样 在每条指令的最后一个时钟周期采样 该引脚信号。 该引脚信号。若INTR＝1，且中断允许标 ＝ ， 将响应中断， 志IF＝1，则CPU将响应中断，而进入中断 ＝ ， 将响应中断 响应周期； 响应周期；若IF＝0，则CPU不响应中断请 ＝ ， 不响应中断请 继续执行下一条指令。 求，继续执行下一条指令。
80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
80X86系列微机的体系结构 第二章 80X86系列微机的体系结构
§2.4 80X86微处理器的引脚功能 微处理器的引脚功能 一.8086CPU引脚功能 引脚功能 40引脚，DIP封装 引脚， 引脚 封装
(一) 最小模式和最大模式的概念
2010-11-27
6
.8086CPU引脚功能 一.8086CPU引脚功能
80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 2. 公共控制信号
“准备就绪”信号 准备就绪” 准备就绪 READY 输入（高有效） 输入（高有效） 该信号表示CPU要访问的存储器或 端口 要访问的存储器或I/O端口 该信号表示 要访问的存储器或 已准备好传送数据。 在总线周期的T 已准备好传送数据。CPU在总线周期的 3状 在总线周期的 态采样READY信号。若READY无效，则 信号。 无效， 态采样 信号 无效 CPU要插入一个或多个等待周期 W,直到 要插入一个或多个等待周期T 要插入一个或多个等待周期 READY信号有效。 信号有效。 信号有效
2010-11-27
16
.8086CPU引脚功能 一.8086CPU引脚功能
80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 3. 与MN/MX有关的信号线 有关的信号线
(1)最小模式信号 (1)最小模式信号 数据发送／接收信号 数据发送／ DT／R ／ 输出， 输出，三态 用来指示CPU是进行写操作（发送）还 是进行写操作（发送） 用来指示 是进行写操作 是读操作（接收）。 是读操作（接收）。 当系统接有总线收发器时， 当系统接有总线收发器时，由DT／R控制 ／ 控制 总线收发器的数据流向。 总线收发器的数据流向。 1 CPU写 写 DT／R = ／ 0 CPU读 读
2010-11-27
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.8086CPU引脚功能 一.8086CPU引脚功能
80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 3. 与MN/MX有关的信号线 有关的信号线
(1)最小模式信号 (1)最小模式信号 (MN / MX =1) 存储器／输入输出控制信号 存储器／ M／IO ／ 输出， 输出，三态 用于指示CPU的访问对象是存储器还是 的访问对象是存储器还是I/O 用于指示 的访问对象是存储器还是 端口。 端口。 1 访问存储器 M / IO = 0 访问I/O端口 访问 端口
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8
.8086CPU引脚功能 一.8086CPU引脚功能
80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 2. 公共控制信号
NMI 不可屏蔽中断请求信号 输入（上升沿触发） 输入（上升沿触发） •当NMI出现上升沿（↑），则CPU在完成 当 出现上升沿（ ）， ），则 出现上升沿 在完成 当前指令后，转去相应不可屏蔽中断。 当前指令后，转去相应不可屏蔽中断。 •NMI不受 位限制，因而不能用软件加以屏 不受IF位限制 因而不能用 不能用软件加以屏 不受 位限制， 蔽。
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 地址、 1. 地址、数据信号
A16／S3～ A19／S6 地址／ 地址／状态总线 输出，三态， 输出，三态，分时复用 地址有效期间，输出地址 A16～A19 ; 地址有效期间， I/O操作时，输出“0000 ； 操作时， 操作时 输出“0000”； 其余时间，输出状态信号： 其余时间，输出状态信号：S6、S5、 S4、 S3
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 2. 公共控制信号
MN／MX 最小／最大模式控制信号 ／ 最小／ 输入 1 最小工作模式 MN / MX ＝ 0 最大工作模式 读信号 RD 输出（低有效）， ），三态 输出（低有效），三态 RD=0时，CPU执行读操作 时 执行读操作
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 地址、 1. 地址、数据信号
A16／S3～ A19／S6 地址／状态总线 地址／
•S6=0，表示8086使用总线时； S =0，表示8086使用总线时； 8086使用总线时 •S5反映标志寄存器中 的状态（IF=1时，S5置1）； 的状态（ =1 =1时 S 反映标志寄存器中IF的状态 •S4、S3指示当前总线周期中，使用哪个段寄存器； 指示当前总线周期中，使用哪个段寄存器； S4 S3 所用段寄存器 0 0 ES 0 1 SS 1 0 CS(或未用 或未用Rseg） 或未用 ） 1 1 DS
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 地址、 1. 地址、数据信号
高八位数据总线允许／ 高八位数据总线允许／状态信号 BHE／ BHE／S7 输出(低有效），三态，分时复用 输出(低有效），三态， ），三态 •在地址有效期间，该引脚输出的 在地址有效期间， 信号。 在地址有效期间 该引脚输出的BHE信号。 信号 若输出低电平， 若输出低电平，则表示高八位数据总线上的 数据有效。把读写的八位数据与AD 数据有效。把读写的八位数据与 15～AD8 连通。 连通。 •在其它时间，该引脚输出状态信号。 在其它时间，该引脚输出状态信号。 在其它时间
最小模式： 1. 最小模式： 系统中只有一个CPU，总线控制 系统中只有一个 ， 信号全部由CPU直接提供。 直接提供。 信号全部由 直接提供 (小型单处理机系统） 小型单处理机系统） 小型单处理机系统 最大模式： 2. 最大模式： 系统中包含有两个或多个微处理器。 系统中包含有两个或多个微处理器。
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 3. 与MN/MX有关的信号线 有关的信号线
(1)最小模式信号 (1)最小模式信号 中断响应信号 INTA 输出， 输出，三态 当8086CPU响应 响应INTR引脚的可屏蔽中断请 响应 引脚的可屏蔽中断请 求时， 在中断响应周期内变为低电平。 求时，INTA在中断响应周期内变为低电平。 在中断响应周期内变为低电平
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 3. 与MN/MX有关的信号线 有关的信号线
(1)最小模式信号 (1)最小模式信号 写信号 WR 输出（低有效）， ），三态 输出（低有效），三态 当CPU对存储器或的 端口写操作时， 对存储器或的I/O端口写操作时 对存储器或的 端口写操作时， WR = 0
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•复位后，输出线状态 复位后， 复位后
三态→高阻 三态 高阻 其余→无效 其余 无效
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 2. 公共控制信号
RESET 输入（高有效） 复位信号 输入（高有效） 为高电平且保持至少4个时钟周期 当RESET为高电平且保持至少 个时钟周期 为高电平且保持至少 将执行复位操作。 时，CPU将执行复位操作。 将执行复位操作 •复位后CPU的内部状态如下： 复位后CPU的内部状态如下 的内部状态如下： 复位后
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 2. 公共控制信号
INTR 可屏蔽中断请求信号 输入（高有效） 输入（高有效） •CPU在每条指令的最后一个时钟周期采样 在每条指令的最后一个时钟周期采样 该引脚信号。 该引脚信号。若INTR＝1，且中断允许标 ＝ ， 将响应中断， 志IF＝1，则CPU将响应中断，而进入中断 ＝ ， 将响应中断 响应周期； 响应周期；若IF＝0，则CPU不响应中断请 ＝ ， 不响应中断请 继续执行下一条指令。 求，继续执行下一条指令。
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80X86系列微机的体系结构 第二章 80X86系列微机的体系结构
§2.4 80X86微处理器的引脚功能 微处理器的引脚功能 一.8086CPU引脚功能 引脚功能 40引脚，DIP封装 引脚， 引脚 封装
(一) 最小模式和最大模式的概念
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 2. 公共控制信号
“准备就绪”信号 准备就绪” 准备就绪 READY 输入（高有效） 输入（高有效） 该信号表示CPU要访问的存储器或 端口 要访问的存储器或I/O端口 该信号表示 要访问的存储器或 已准备好传送数据。 在总线周期的T 已准备好传送数据。CPU在总线周期的 3状 在总线周期的 态采样READY信号。若READY无效，则 信号。 无效， 态采样 信号 无效 CPU要插入一个或多个等待周期 W,直到 要插入一个或多个等待周期T 要插入一个或多个等待周期 READY信号有效。 信号有效。 信号有效
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 3. 与MN/MX有关的信号线 有关的信号线
(1)最小模式信号 (1)最小模式信号 数据发送／接收信号 数据发送／ DT／R ／ 输出， 输出，三态 用来指示CPU是进行写操作（发送）还 是进行写操作（发送） 用来指示 是进行写操作 是读操作（接收）。 是读操作（接收）。 当系统接有总线收发器时， 当系统接有总线收发器时，由DT／R控制 ／ 控制 总线收发器的数据流向。 总线收发器的数据流向。 1 CPU写 写 DT／R = ／ 0 CPU读 读
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 3. 与MN/MX有关的信号线 有关的信号线
(1)最小模式信号 (1)最小模式信号 (MN / MX =1) 存储器／输入输出控制信号 存储器／ M／IO ／ 输出， 输出，三态 用于指示CPU的访问对象是存储器还是 的访问对象是存储器还是I/O 用于指示 的访问对象是存储器还是 端口。 端口。 1 访问存储器 M / IO = 0 访问I/O端口 访问 端口
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 2. 公共控制信号
NMI 不可屏蔽中断请求信号 输入（上升沿触发） 输入（上升沿触发） •当NMI出现上升沿（↑），则CPU在完成 当 出现上升沿（ ）， ），则 出现上升沿 在完成 当前指令后，转去相应不可屏蔽中断。 当前指令后，转去相应不可屏蔽中断。 •NMI不受 位限制，因而不能用软件加以屏 不受IF位限制 因而不能用 不能用软件加以屏 不受 位限制， 蔽。
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8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 地址、 1. 地址、数据信号
A16／S3～ A19／S6 地址／ 地址／状态总线 输出，三态， 输出，三态，分时复用 地址有效期间，输出地址 A16～A19 ; 地址有效期间， I/O操作时，输出“0000 ； 操作时， 操作时 输出“0000”； 其余时间，输出状态信号： 其余时间，输出状态信号：S6、S5、 S4、 S3
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80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 2. 公共控制信号
MN／MX 最小／最大模式控制信号 ／ 最小／ 输入 1 最小工作模式 MN / MX ＝ 0 最大工作模式 读信号 RD 输出（低有效）， ），三态 输出（低有效），三态 RD=0时，CPU执行读操作 时 执行读操作
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80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 地址、 1. 地址、数据信号
A16／S3～ A19／S6 地址／状态总线 地址／
•S6=0，表示8086使用总线时； S =0，表示8086使用总线时； 8086使用总线时 •S5反映标志寄存器中 的状态（IF=1时，S5置1）； 的状态（ =1 =1时 S 反映标志寄存器中IF的状态 •S4、S3指示当前总线周期中，使用哪个段寄存器； 指示当前总线周期中，使用哪个段寄存器； S4 S3 所用段寄存器 0 0 ES 0 1 SS 1 0 CS(或未用 或未用Rseg） 或未用 ） 1 1 DS
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80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 地址、 1. 地址、数据信号
高八位数据总线允许／ 高八位数据总线允许／状态信号 BHE／ BHE／S7 输出(低有效），三态，分时复用 输出(低有效），三态， ），三态 •在地址有效期间，该引脚输出的 在地址有效期间， 信号。 在地址有效期间 该引脚输出的BHE信号。 信号 若输出低电平， 若输出低电平，则表示高八位数据总线上的 数据有效。把读写的八位数据与AD 数据有效。把读写的八位数据与 15～AD8 连通。 连通。 •在其它时间，该引脚输出状态信号。 在其它时间，该引脚输出状态信号。 在其它时间
最小模式： 1. 最小模式： 系统中只有一个CPU，总线控制 系统中只有一个 ， 信号全部由CPU直接提供。 直接提供。 信号全部由 直接提供 (小型单处理机系统） 小型单处理机系统） 小型单处理机系统 最大模式： 2. 最大模式： 系统中包含有两个或多个微处理器。 系统中包含有两个或多个微处理器。
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80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 3. 与MN/MX有关的信号线 有关的信号线
(1)最小模式信号 (1)最小模式信号 中断响应信号 INTA 输出， 输出，三态 当8086CPU响应 响应INTR引脚的可屏蔽中断请 响应 引脚的可屏蔽中断请 求时， 在中断响应周期内变为低电平。 求时，INTA在中断响应周期内变为低电平。 在中断响应周期内变为低电平
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80X86微处理器的引脚功能 §2.4 80X86微处理器的引脚功能
8086CPU引脚信号和功能 (二) 8086CPU引脚信号和功能 3. 与MN/MX有关的信号线 有关的信号线
(1)最小模式信号 (1)最小模式信号 写信号 WR 输出（低有效）， ），三态 输出（低有效），三态 当CPU对存储器或的 端口写操作时， 对存储器或的I/O端口写操作时 对存储器或的 端口写操作时， WR = 0
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