中南大学大规模集成电路试卷及答案合集
中南大学数字电路习题与答案共69页
35、不要以为自己成功一次就可以了 ，也不 要以为 过去的 光荣可 以被永 远肯定 。
16、业余生活要有意义，不要越轨。——华盛顿 17、一个人即使已登上顶峰，也仍要自强不息。——罗素·贝克 18、最大的挑战和突破在于用人，而用人最大的突破在于信任人。——马云 19、自己活着，就是为了使别人过得更美好。——雷锋 20、要掌握书，莫被书掌握；要为生而读，莫为读而生。——布尔沃
中南大学数字电路习题与答 案
31、别人笑我太疯癫，我笑他人看不 穿。(名 言网) 32、我不想听失意者的哭泣，抱怨者 的牢骚 ，这是 羊群中 的瘟疫 ，我不 能被它 传染。 我要尽 量避免 绝望， 辛勤耕 耘，忍 受苦楚 。我一 试再试 ，争取 每天的 成功， 避免以 失败收 常在别 人停滞 不前时 ，我继 续拼搏 。
END
Hale Waihona Puke
中南大学电子技术2试卷及答案-第4套
---○---○------○---○---………… 评卷密封线 ……………… 密封线内不要答题，密封线外不准填写考生信息，违者考试成绩按0分处理 ……………… 评卷密封线 …………中南大学考试试卷 （4） 时间100分钟20 ~20 学年 学期电子技术课程期末考试试题 80 学时，闭卷，总分100分，占总评成绩60 %一、填空题（共20分，每空1分）1、场效应管是（ ）控制元件，而双极型三极管是（ ）控制元件。
晶体管在模拟电路中工作在 （ ）区； 在数字电路中工作在（ ）区。
2、在一个交流放大电路中，测出某双极型三极管三个管脚对地电位为： (1)端为1.5V(2)端为4V(3)端为2.1V则(3)端为（ ）极； (3)该管子为（ ）型。
3、 若某一逻辑函数有n 个逻辑变量，则输入逻辑变量有（ ）种不同 取值的组合。
4、 一个逻辑函数全部最小项之和恒等于（ ）。
5、触发器按动作特点可分为基本型、同步型、（ ）和边沿型。
6、稳压管工作在（ ）区，一般要与（ ）串联使用。
7、已知某与非门的电压传输特性如图所示，由图可知：输出高电平OH V ＝ ； 输出低电平OL V ＝ ； 阈值电平 TH V ＝ ；8、下列电路中，不属于组合逻辑电路的是（ ）。
(A) 编码器； (B) 数据选择器； (C) 计数器。
9、集成运算放大器采用（ ）耦合方式，既可以放大（ ）信号，又可以放大（ ）信号。
10、七段LED 数码管的结构分为共阴极和（ ）两种。
11、可用于总线结构进行分时传输的门电路是（ ）。
(A) 异或门；(B) 同或门；(C) OC 门；(D) 三态门。
二、简要分析题(本题30分，每小题5分)1、测得放大电路中六只晶体管的直流电位如图所示。
在圆圈中画出管子，并分别说明它们是硅管还是锗管。
2、试计算图示电路的输出电压值，设二极管导通电压U D＝0.7V。
3、写出下图电路输出逻辑表达式。
4、一组合逻辑电路如图所示，试分析其逻辑功能。
中南大学模拟电子线路考试题3(附答案
中 南 大 学模拟电子技术试卷（第3套）一. 填空题 (每空1分,共20分) （注：同一题中可能只给出部分“空”的选项） 1. U GS = 0时，能够工作在恒流区的场效应管有： 。
A. JFET ；B.增强型MOSFET ；C.耗尽型MOSFET ；2. 测得放大电路中某BJT 各极直流电位V 1=12V ， V 2 =11.3V ， V 3 =0V ，则该BJT 的基极电位等于 ，由 材料制成，管型为 。
3. 现测得两个共射放大电路空载时的u A均为 –100，将它们连成两级放大电路后，其电压放大倍数应 10000，且与级间耦合方式 。
A.大于；B. 等于；C.小于； E. 有关； F. 无关；4. 差分放大电路的等效差模输入信号u d 等于两个输入信号u 1和u 2的 ， 等效共模输入信号u c 是两个输入u 1和u 2的 。
A.差； B.和； C.平均值；5. 互补输出级通常采用 接法，是为了提高 。
“互补”是指两个 类型三极管交替工作。
A. 负载能力；B.最大不失真输出电压；6. 通用型集成运放通常采用 耦合方式；适合于放大 频率信号；输入级一般为 放大器，其目的是为了 。
7. 恒流源在集成运放中有两个作用： 一是为各级提供 ， 二是作为有源负载用来提高 。
8. 信号处理电路中，为了避免50Hz 电网电压的干扰进入放大器， 应该选用 滤波器；欲从输入信号中取出低于20kHz 的信号，应该选用 滤波器。
9. 由FET 构成的放大电路也有三种接法，与BJT 的三种接法相比，共源放大器相当于 放大器。
二. 放大电路及晶体管的输出特性如图所示。
设U BEQ =U CES = 0.7V 。
(10分) 1．用图解法确定静态工作点I CQ ，U CEQ ；2．确定放大电路最大不失真输出电压的有效值U om 。
三. 电路如图所示，已知：BJT 的β= 80， r be =1k Ω，R L ＝3 k Ω。
中南大学2021年《电路理论》期末试题A卷及答案
(一) 单选题1. 流过理想电压源的电流大小与外电路（A ）。
(A)有关 (B) 无关 (C)不确定 2. 无源一端口电阻网络可等效变换为（C ）。
(A)电阻和电压源的串联(B) 电导和电流源的串联(C)电阻3. 无源一端口电阻网络的端电压和端电流分别为24V 和6A ，则无源一端口网络的输入电阻为（D ）。
(A)(B) (C) (D)4.图1.2所示电路中，已知V ，则电压源电压为（C ）。
(A) 5V (B) (C) 12V (D)5. 用回路法分析电路，各回路方程的自阻（A ）。
(A)恒为正(B) 恒为负(C)恒为零(D)可正可负6.若元件ab 的V ，电流A ，则此元件工作在（）。
(A)电源状态 (B) 负载状态 (C)不确定 7. 特勒根定理1的本质是（A ）。
(A)KVL 的体现(B) KCL 的体现(C)KVL 和KCL 的体现(D)功率守恒8. 回路电流法自动满足（A ）。
(A)KVL (B) KCL (C)KVL 和KVL 9. 三角形连接的三个电阻阻值为，则等效变换为星形连接时星形电阻阻值等于（B ）。
(A) 2 (B) 4 (C) 6 (D)3 10. 节点电压法的本质是（B ）。
(A)KVL 的体现 (B) KCL 的体现 (C)KVL 和KVL 的体现(二) 判断题1. 叠加定理使用中，当电压源不作用时，此电压源在电路中相当于开路。
A(A)对 (B)错2. 叠加定理适应于任意集总电路。
B(A) 对(B) 错3. 星形连接的电阻电路可以和三角形连接的电阻电路相互进行等效变换。
A(A) 对(B) 错4. 在直流电阻电路中，电容元件相当于开路。
A(A) 对(B) 错5. 支路电流法是以支路电流为未知量，利用KVL列方程求解的方法。
B(A) 对(B) 错6. KVL和KCL适用于任意集总电路。
A(A) 对(B) 错7. 等效变换的本质是一端口的伏安特性在变换前后不发生改变。
1+X集成电路理论考试题及答案
1+X集成电路理论考试题及答案一、单选题（共39题，每题1分，共39分）1.封装工艺的电镀工序中，完成前期的清洗后，下一步操作是（）。
A、高温退火B、电镀C、装料D、后期清洗正确答案：B2.湿度卡的作用是( )。
A、去潮湿物质中的水分B、可以防止静电C、起到防水的作用D、显示密封空间的湿度状况正确答案：D答案解析：湿度卡是用来显示密封空间湿度状况的卡片。
3.“对刀”操作时，点击显示屏上主菜单的（）按钮，使承载盘真空从关闭状态转为开启状态。
A、θ角度调整B、开始C、Work SetD、Manual Align正确答案：C答案解析：点击显示屏上主菜单的“Work Set”（设置）按钮，使承载盘真空从关闭状态转为开启状态。
点击显示屏上的“Manual Align”（手动对位）按钮，界面跳转到“切割道调整界面”。
点击“4.利用平移式分选机进行芯片分选时，吸嘴从（）上吸取芯片，然后对芯片进行分选。
A、入料梭B、收料盘C、出料梭D、待测料盘正确答案：C5.如果遇到需要加温的晶圆，对晶圆的加温是在扎针调试( )。
A、之前B、之后C、过程中D、都可以正确答案：A答案解析：根据热胀冷缩的原理，需要加温的晶圆要在加温结束后再进行扎针调试。
若先进行扎针调试再加温可能会扎透铝层。
6.下列对芯片检测描述正确的是（）。
A、集成电路测试是确保产品良率和成本控制的重要环节B、所有芯片的测试、分选和包装的类型相同C、测试完成后直接进入市场D、测试机分为数字测试机和模拟测试机正确答案：A7.口罩和发罩（）。
A、需要定期清洗B、不得重复使用C、一周必须更换一次D、每天下班时放入消毒柜，下次对应取用正确答案：B答案解析：口罩和发罩不得重复使用，每天需穿戴全新的口罩和发罩。
8.待测芯片的封装形式决定了测试、分选和包装的不同类型，而不同的性能指标又需要对应的测试方案进行配套完成测试，测试完成后，经（）即可进入市场。
A、运行测试后包装B、人工目检C、机器检测、人工目检D、人工目检、包装正确答案：D9.下列语句的含义是（）。
集成电路试题库
集成电路试题库(总49页) -本页仅作为预览文档封面，使用时请删除本页-半导体集成电路典型试题绪论1、什么叫半导体集成电路？【答案：】通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。
集成在一块半导体基片上。
封装在一个外壳内，执行特定的电路或系统功能。
2、按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写【答案：】小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（VSI），超大规模集成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI）3、按照器件类型分，半导体集成电路分为哪几类？【答案：】双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。
4、按电路功能或信号类型分，半导体集成电路分为哪几类？【答案：】数字集成电路，模拟集成电路，数模混合集成电路。
5、什么是特征尺寸它对集成电路工艺有何影响【答案：】集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。
是衡量集成电路加工和设计水平的重要标志。
它的减小使得芯片集成度的直接提高。
6、名词解释：集成度、wafer size、die size、摩尔定律？【答案：】7、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。
【答案：】该电路可以完成NAND逻辑。
与一般动态组合逻辑电路相比，它增加了一个MOS管M kp，它可以解决一般动态组合逻辑电路存在的电荷分配的问题。
对于一般的动态组合逻辑电路，在评估阶段，A=“H” B=“L”, 电荷被OUT处和A处的电荷分配，整体的阈值下降，可能导致OUT的输出错误。
该电路增加了一个MOS管M kp，在预充电阶段，M kp导通，对C点充电到V dd。
在评估阶段，M kp截至，不影响电路的正常输出。
8、延迟时间【答案：】时钟沿与输出端之间的延迟第1章集成电路的基本制造工艺1、四层三结的结构的双极型晶体管中隐埋层的作用【答案：】减小集电极串联电阻，减小寄生PNP管的影响2、在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响【答案：】电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大3、简单叙述一下pn结隔离的NPN晶体管的光刻步骤【答案：】第一次光刻：N+隐埋层扩散孔光刻第二次光刻：P隔离扩散孔光刻第三次光刻：P型基区扩散孔光刻第四次光刻：N+发射区扩散孔光刻第五次光刻：引线孔光刻第六次光刻：反刻铝4、简述硅栅p阱CMOS的光刻步骤【答案：】P阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线5、以p阱CMOS工艺为基础的BiCMOS的有哪些不足【答案：】NPN晶体管电流增益小，集电极串联电阻大，NPN管的C极只能接固定电位6、以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法【答案：】首先NPN具有较薄的基区，提高了其性能：N阱使得NPN管C极与衬底断开，可根据电路需要接任意电位。
集成电路试题库
集成电路试题库半导体集成电路典型试题绪论1、什么叫半导体集成电路？【答案：】通过⼀系列的加⼯⼯艺，将晶体管，⼆极管等有源器件和电阻，电容等⽆源元件，按⼀定电路互连。
集成在⼀块半导体基⽚上。
封装在⼀个外壳内，执⾏特定的电路或系统功能。
2、按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英⽂缩写【答案：】⼩规模集成电路（SSI），中规模集成电路（MSI），⼤规模集成电路（VSI），超⼤规模集成电路（VLSI），特⼤规模集成电路（ULSI），巨⼤规模集成电路（GSI）3、按照器件类型分，半导体集成电路分为哪⼏类？【答案：】双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。
4、按电路功能或信号类型分，半导体集成电路分为哪⼏类？【答案：】数字集成电路，模拟集成电路，数模混合集成电路。
5、什么是特征尺⼨？它对集成电路⼯艺有何影响？【答案：】集成电路中半导体器件的最⼩尺⼨如MOSFET的最⼩沟道长度。
是衡量集成电路加⼯和设计⽔平的重要标志。
它的减⼩使得芯⽚集成度的直接提⾼。
6、名词解释：集成度、wafer size、die size、摩尔定律？【答案：】7、分析下⾯的电路，指出它完成的逻辑功能，说明它和⼀般动态组合逻辑电路的不同,分析它的⼯作原理。
【答案：】该电路可以完成NAND逻辑。
与⼀般动态组合逻辑电路相⽐，它增加了⼀个MOS管M kp，它可以解决⼀般动态组合逻辑电路存在的电荷分配的问题。
对于⼀般的动态组合逻辑电路，在评估阶段，A=“H” B=“L”, 电荷被OUT处和A处的电荷分配，整体的阈值下降，可能导致OUT的输出错误。
该电路增加了⼀个MOS管M kp，在预充电阶段，M kp导通，对C点充电到V dd。
在评估阶段，M kp截⾄，不影响电路的正常输出。
8、延迟时间【答案：】时钟沿与输出端之间的延迟第1章集成电路的基本制造⼯艺1、四层三结的结构的双极型晶体管中隐埋层的作⽤【答案：】减⼩集电极串联电阻，减⼩寄⽣PNP管的影响2、在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响【答案：】电阻率过⼤将增⼤集电极串联电阻，扩⼤饱和压降，若过⼩耐压低，结电容增⼤，且外延时下推⼤3、简单叙述⼀下pn结隔离的NPN晶体管的光刻步骤【答案：】第⼀次光刻：N+隐埋层扩散孔光刻第⼆次光刻：P隔离扩散孔光刻第三次光刻：P型基区扩散孔光刻第四次光刻：N+发射区扩散孔光刻第五次光刻：引线孔光刻第六次光刻：反刻铝4、简述硅栅p阱CMOS的光刻步骤【答案：】P阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线5、以p阱CMOS⼯艺为基础的BiCMOS的有哪些不⾜【答案：】NPN晶体管电流增益⼩，集电极串联电阻⼤，NPN管的C极只能接固定电位6、以N阱CMOS⼯艺为基础的BiCMOS的有哪些优缺点？并请提出改进⽅法【答案：】⾸先NPN具有较薄的基区，提⾼了其性能：N阱使得NPN管C极与衬底断开，可根据电路需要接任意电位。
中南大学数数电考题全四套(含答案)
（共 15 分）
七、集成 4 位二进制加法计数器 74161 的连接图如图 8 所示，LD 是预置控制端；
D0、D1、D2、D3 是预置数据输入端；Q3、Q2、Q1、Q0 是触发器的输出端，
Q0 是最低位，Q3 是最高位；LD 为低电平时电路开始置数，LD 为高电平时电路
， EN=1 时 ，
Y=
；
4. 触发器按逻辑功能可分为 RSF、JKF、 、 和 DF；
5. 四位二进制减法计数器的初始状态为 0011，四个 CP 脉冲后它的状态为
；
6. EPROM2864 的有 地址输入端，有
数据输出端；
7. 数字系统按组成方式可分为
、
两种；
8. GAL 是
可编程，GAL 中的 OLMC 称
数据输出
D3 D2 D1 D0 1111 0000 0011 0100 0101 1010 1001 1000 1111
1001 1010 1011 1100 1101 1110 1111
CP 波形如图所示：
1100 0001 0010 0001 0100 0111 0000
中南大学信息院《数字电子技术基础》 期终考试试题（110 分钟）(第二套)
(15 分)
六、由同步十进制加法计数器 74LS160 构成一数字系统如图所示，假设计数器的初态为 0,
测得组合逻辑电路的真值表如下所示：
(20
分)
1. 1. 画出 74LS160 的状态转换图； 2. 2. 画出整个数字系统的时序图；
3. 如果用同步四位二进制加法计数器 74LS161 代替 74LS160,试画出其电路图（要求采 用置数法）；
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---○---○---………… 评卷密封线 ……………… 密封线内不要答题，密封线外不准填写考生信息，违者考试成绩按0分处理 ……………… 评卷密封线 …………时间110分钟2013 ~2014 学年一学期大规模集成电路设计课程试题 32学时，开卷，总分100分，占总评成绩70 %一、填空题(本题40分，每个空格1分)1. 所谓集成电路，是指采用 ，把一个电路中所需的二极管、 、电阻、电容和电感等元件连同它们之间的电气连线在一块或几块很小的 或介质基片上一同制作出来，形成完整电路，然后 在一个管壳内，成为具有特定电路功能的微型结构。
2. 请写出以下与集成电路相关的专业术语缩写的英文全称：ASIC ： ASSP ： LSI ： 3. 同时减小 、 与 ，可在保持漏源间电流不变的前提下减小器件面积，提高电路集成度。
因此，缩短MOSFET 尺寸是VLSI 发展的趋势。
4. 大规模集成电路的设计流程包括：需求分析、 设计、体系结构设计、功能设计、 设计、可测性设计、 设计等。
5. 需求规格详细描述系统顾客或用户所关心的内容，包括 及必须满足的 。
系统规格定义系统边界及系统与环境相互作用的信息，在这个规格中，系统以 的方式体现出来。
6. 根据硬件化的目的（高性能化、小型化、低功耗化、降低成本、知识产权保护等）、系统规模/性能、 、 、 等确定实现方法。
7. 体系结构设计的三要素为： 、 、 。
8. 高位综合是指从 描述自动生成 描述的过程。
与人工设计相比，高位综合不仅可以尽可能地缩短 ，而且可以生成在面积、性能、功耗等方面表现出色的电路。
9. 逻辑综合就是将 变换为 ，根据 或 进行最优化，并进行特定工艺单元库 的过程。
10. 逻辑综合在推断RTL 部品时，将值的变化通过时钟触发的信号推断为 ，下生成‘Z’的信号推断为，将其它的推断为。
11. 构造化法是目前可测性设计的主要方法，可以细分为：法、边界扫描测试法、法、静止电源电流法。
12. 布局布线的步骤分为：、电源布线、、时钟布线、等。
13. 为了进行时序验证、功耗验证、信号完整性验证及电子迁移性验证，需要从版图结果中提取。
二、选择题(可多选，每题2分，合计40分)1.集成电路进入纳米尺寸时代后，将面临以下主要挑战:( )A. 漏电流增大导致总功耗增加;B. 栅极氧化膜厚度接近物理极限;C. 电路规模增大导致动态功耗增加;D. 配线延迟不能相应降低从而影响性能;2. 以下哪几项是集成电路制作工艺的?( )A. SOP;B. BCD;C. BMOS;D. CMOS;E. BiMOS;F. BCG3. MOSFET的温度特性体现为：( )A. 温度升高，载流子迁移率升高，跨导升高，阀值电压升高；B. 温度升高，载流子迁移率升高，跨导下降，阀值电压下降；C. 温度升高，载流子迁移率下降，跨导下降，阀值电压升高；D. 温度升高，载流子迁移率下降，跨导下降，阀值电压下降；4. 关于CMOS反相器，以下描述中哪些是正确的？( )A. V tn≤V i≤½V dd，NMOS导通，等效于电流源，PMOS等效于非线性电阻；B. V i≈½V dd，NMOS和PMOS都处于饱和区，等效于非线性电阻；C. V dd/2 ≤ V i≤ V dd/2 +V tp, PMOS导通，等效于电流源，NMOS等效于非线性电阻；D. V i≥ V dd+V tp,NMOS导通，PMOS截止；5. 以下哪些描述符合通用性设计七原则？( )A. 无论使用者的经验、文化水平、语言技能、使用时的注意力集中程度如何，都能容易地理解设计物的使用方式。
B. 设计物对于不同能力的人们来说都是有用而适合的。
C. 提供合适的尺度和空间以便于接近、到达、操控和使用，无论使用者的生理尺寸、体态和动态。
D. 设计物应该降低由于偶然动作和失误而产生的危害及负面后果。
6. 以下哪些为微处理器IP必须具备的功能？( )A. Fetch;B. Decode;C. Execute;D. Encode;E. Writeback;pile;7. 以下关于设计抽象度的描述中，哪些是正确的？( )A. 算法级描述决定系统的实施方式（体系结构、算法）；B. 门级描述是基于基本元件（AND/OR/NOT/FF等）的电路设计；C. 门级描述决定硬件的处理方式（数据电路与控制电路）；D. RTL描述包括时钟级的时序设计；8. 以下描述比较不同抽象度设计的仿真速度，哪些是正确的？( )A. 算法级>门级>RTL级；B. RTL级>门级>算法级；C. 门级>算法级>RTL级；D. 算法级>RTL级>门级；9. 以下关于逻辑综合的描述，哪些是正确的？ ( )A. 逻辑综合的结果是唯一的；B. 逻辑综合技术可分为生成顺序电路和生成组合电路两类；C. 布尔逻辑公式的简化一般与制造工艺无关。
D. 同一逻辑可以由多种电路实现，逻辑综合则选择与面积、延迟时间、功耗等要求最接近的电路。
10. 以下问题描述中，哪些有可能通过可测性设计发现？( )A. 制造误差；B. 性能问题；C. 制造故障；D. 功能未满足顾客的需求；11. 以下关于可测性设计的描述中，哪些是正确的？( )A. 可测性设计就是在设计阶段考虑测试因素，牺牲一部分芯片面积换得测试的容易化；B. 可测性设计使用自动生成工具（ATPG），易于生成故障覆盖率高的测试模式。
C. 可测性设计由于增加了设计负荷，将一定导致芯片整体开发成本的增加。
D. 可观察性与可控制性是衡量可测性设计的两个尺度。
12. 以下描述与可测性设计的设计制约相关，哪些是正确的？（）A. 禁止使用循环组合电路；B. FF的时钟信号必须能够从外部端口直接控制。
C. FF的复位信号必须能够从外部端口直接控制。
D. 扫描测试时，RAM和内核需要分开进行设计。
13. 在以下关于内建自测试法的描述中，哪些是正确的？( )A. 由于内嵌测试模式发生器，不需要额外生成测试模式；B. 由于只输出GO/NOGO，故障分析很困难；C. 由于内嵌测试输出评估部，不需要高价测试设备，可降低成本；D. 不可用于Burn-In测试；14. SOC设计采用基于IP分离的可测性设计，具体的实现手段有：（）A. Distributed BIST;B. Direct Access;C. Test Bus;D. Boundary Scan;15. 以下时间因素中，会对电路最终的工作频率产生影响的有：（）A. clock skew;B. 组合电路的最大延迟；C. FF的Setup时间；D. FF的Hold时间；16. 以下属于版图设计的验证科目有：（）A. DRC；B. LVS;C. 时序验证；D.信号完全性17. 在以下关于布局布线算法的描述中，哪些是正确的？( )A. 是一种高速计算近似值的算法；B. 是在实际可行的时间内计算布局布线最优解的算法；C. 是求局部最优解的算法；D. 为了让近似值接近最优解，有必要改变执行条件（初解、控制参数）多次进行重新计算；18. 在以下关于布局布线的描述中，哪些是正确的？( )A. 布线分全局布线与详细布线两个阶段，决定布线途径；B. 当某个布线变为不可能时，确定并拆除成为其障碍物的布线群，进行重新布线，使其不再成为其它布线的障碍；C. 基于阶层的布局设计包括自顶向下的布图规划和自下向上的模块布局；D. 自顶向下的布图规划包括对阶层模块进行面积预估、确定aspect比、放置模块及模块间时间制约的分割；19. 以下属于光刻工艺的为：( )A. 光刻胶涂覆；B. 曝光；C. 显影；D. 腐蚀；20. 以下为封装外型的为：( )A. DIP；B.QFP；C. BGA；D. CSP；三. 以下代码描述了4位到2位的解码器模块DEC（具体见以下注释）。
请使用Verilog HDL描述语言写出能满足下列条件的测试平台模块testbench：1.DEC作为testbench的子模块，所有输入信号都由testbench生成并供给；2.输入信号din必须随机生成；3.必须在testbench内部自动判定DEC输出信号dout正确与非；4.能够将波形保存至文件。
(20分)// decoder: din dout// 1xxx 11// 01xx 10// 001x 01// 000x 00module DEC(clk, rstn, din, dout);input clk, rstn;input [3:0] din;output [1:0] dout;reg [1:0] dout;always@(posedge clk or negedge rstn)beginif (!rstn)dout <= 2'b00;else if (din[3] == 1'b1)dout <= 2'h3;else if (din[2] == 1'b1)dout <= 2'h2;else if (din[1] == 1'b1)dout <= 2'h1;else if (din[0] == 1'b1)dout <= 2'h0;endendmodule2011-2012学年第一学期《大规模集成电路》期末考试答案一．填空题（每个空格1分，共40分）1.半导体工艺，晶体管，半导体晶片，封装。
2. ASIC：Application Specific Integrated CircuitsASSP：Application Specific Standard ProductsLSI：Large Scale Integrated Circuits3. L，t ox，W4. 系统，逻辑，版图（或软件）5.系统功能，制约，黑盒子。
6. 量产规模，弹性设计要求，开发周期。
7. 建模，探索，细化。
8. 算法级，RTL级，开发周期9. RTL描述，门电路，面积，延迟，映射10. D-FF，Latch，三状态门，组合电路11. 扫描测试法，内建自测试法12. 布图规划，布局（设计），布线（设计）13. 布线寄生参数二. 选择题（每题2分，共40分）1. A,B,D2.B,D3.D4.A,C,D5.A,B,C,D6.A,B,C,E7.A,B,D8.D9.B,C,D 10. A,C11. A,B,D 12. A,B,C,D 13. A,B,C 14.B,C,D 15. A,B,C,D16.A,B,C,D 17.A,C,D 18.A,B,C,D 19.A,B,C,D 20.A,B,C,D三、问答题（20分）答题要点包括：对大规模集成电路领域及相关产业的认识；对这门课程的讲授内容及讲解方式的看法及建议，好的可行性建议可以适当加分。