一种多发射DSP的数据相关控制

Microcomputer Applications Vol. 27, No.11, 2011 技术交流 微型电脑应用 2011年第27卷第11期 ·56·文章编号：1007-757X(2011)11-0056-03 一种多发射DSP的数据相关控制

王晓勇，张盛兵，黄嵩人 摘 要：超标量技术的应用，使DSP设计中的数据相关控制变得尤为重要。介绍并实现了一种多发射DSP的数据相关控制机制。在指令的译码和执行周期进行寄存器地址指针比较，根据比较器的结果及指针有效信号检测指令间的数据相关，再通过结果前推与寄存器冒险控制相结合的方式来消除数据依赖，减少流水线的停顿，提高处理器的性能。 关键词：数据相关;寄存器冒险;前推控制 中国分类号：TH332 文献标志码：A

0 引言 超标量技术通过多条指令并行执行的方式，以提高处理器性能，但也导致了不同流水之间指令的相关性问题。流水线的深度和并行度的提高以及功能单元数量的增加使得数据相关性对性能的影响也更加严重。 先前对数据相关性问题的研究包括：采用寄存器重命名技术来克服寄存器相关，可以通过软件静态实现也可以通过硬件动态实现；采用指令缓冲区是流水线具有一定的乱序执行能力，减少数据相关引起的停顿[1][3]。这些方法主要通过

调整存在相关的指令以提高指令执行效率，并未对数据相关做详细研究。 本文所讲的相关控制机制是基于已设计完成的某型号DSP,此机制是基于大量寄存器指针比较器的结果，在严密的数据相关检测条件下，首先采用前推控制对执行结果进行定向传送，当前推无法解决时，再生成寄存器冒险信号并将其发送到流水线控制模块，由流水线控制模块对各流水线的状态进行控制，从而实现流水线深度与并行度双方面的数据相关控制。

1 多发射DSP流水线 在采用超标量技术该DSP中包含两条主要流水线和一条从流水线。两条主要流水为4级深度，共享一个取值阶段，随后分别在其流水线内部进行译码、执行、和写回。一条流水线叫做整数流水线，主要处理数据运算的指令，包括MAC、ALU、BMU运算单元；另一条流水线叫做取存流水线，主要实现地址运算、访存、跳转、调用和上下文交换的操作。从流水线是循环流水线，专门用于循环指令，它的目的是零开销的循环指令，即循环流水线中的循环指令有效时，通过相应的数据通路，循环指令直接从译码阶段到写回阶段，可实现零开销循环。 根据其发射机制该DSP可以在每个时钟周期往每个主要流水发射一条指令：其中相邻的两条数据运算指令只能被发射在独立的周期内；取存指令被发射时可以被.单独发射

或与一条数据运算指令配对发射；而MAC指令执行需要两个周期执行一阶段实现乘操作，执行二阶段实现累加操作；需要注意的是当主要流水线中的任意一条悬停时，另一条也同时自动悬停。该DSP的基本结构如图1所示：

内核

数据存储器单元（可配置）

指令存储器单元（可配置）

数据 CACHE数据 SPRAM指令 CACHE指令 SPRAM

整数流水线指令取存流水线指令MACALUBMU地址生成单元地址ALU数据寄存器堆地址寄存器堆循环缓存

取指单元取指级

译码级执行级写回级

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128 图1流水线结构图 多条流水的流水线技术在提高指令执行速度的同时也使得流水线各段及其流水线之间的相互依赖更加复杂[2]。如果处理不当，指令的运行达不到预期的结果，因此设计基于流水线的多发射DSP，必须注意流水线的数据相关问题。

2 数据相关控制 在该DSP中主要通过前推控制和寄存器冒险相结合的机制来控制数据相关，以解决数据冲突，提高处理器性能。这种机制的基础是在硬件设计中加入比较器，通过比较器对

—————————————— 基金项目：“核高基”重大专项基金资助项目 （2009ZX01034-001-002-003);

作者简介：王晓勇(1986-)，男，陕西宝鸡人，西北工业大学计算机学院，硕士研究生，研究方向：微处理器设计，西安，710072

张盛兵（1968-），男，西北工业大学计算机学院，教授，博士生导师，研究方向：VLSI设计、计算机体系结构，西安，710072

黄嵩人（1972-），男，中国电子科技集团公司第五十八研究所，教授级高级工程师，研究方向：数字集成电路设计，无锡，214035 Microcomputer Applications Vol. 27, No.11, 2011 技术交流 微型电脑应用 2011年第27卷第11期 ·57·读写寄存器指针进行比较，由比较结果及相应的指针有效信号判断所读写的寄存器数据是否存在相关[4]，假如相关，先考虑采用前推机制来解决，即将执行级或写回级的数据前推，如果所需的数据无法前推，则生成相应的寄存器冒险信号，将冒险信号传送给流水线控制模块由其对各流水线进行实时控制。 2.1通过前推解决数据相关 在该DSP中，非访存指令在译码阶段从寄存器读取源操作数，存储指令在执行阶段由逻辑运算单元计算出访存地址后从寄存器读取源数据。根据前推的作用周期，将其分为W-D、W-E、E-D三种，对各种前推进行详细定义，在产生数据相关时，根据判断条件确定相应的前推控制信号，由其决定执行结果是否要通过定向的数据通路传送[5]。 分别在指令的译码和执行阶段对指令的源寄存器和目标寄存器号进行对比，由比较器的输出结果和相应指针有效信号的并集作为前推控制信号，如图2所示： 图2 前推类型 在处理器的设计过程中，根据前推种类的不同，给整数、取存、循环流水线都加入定向的数据通路及数据相关检测控制，实现对写回、执行流水级的运行结果的前推。 假如在DSP中存在以下的汇编指令： 0 mov d0, #1； 1 add d1， #1； 2 mov d2， d0； 3 mov d0， #3； 4 mov.a a1， d1； 5 st.w d0，[a0+]2； 6 mov d2 #4； 7 madd d0， d1， d2， d3； W—>D ：程序0在pc=3时才将数据写回寄存器d0，程序2在pc=2时，即需要读取d0数据，此时便通过W—D的数据通路将数据传送给程序2使用； W—>E ：程序3在pc=6时才可以将数据写回，而程序5 的Store指令间接寻址时，访存地址在其执行阶段才能算出，故Store指令统一在其执行阶段读取寄存器数据，而此时由于M1指令的d0结果尚未写回到寄存器，因此将其值通过相应的数据通路前推给Store指令，使得Store指令不必等待，流水线继续执行。 E—>D ：程序7在程序6处于执行阶段时即用到其执行结果，因此在pc=8时将程序6的执行结果由E—D的数据通路前推给程序7。 2.2寄存器冒险控制 当前条指令的执行结果在当前指令读取源操作数时尚未运算得到时，便无法采用前推控制来解决数据相关，故本控制机制同时加入了寄存器冒险控制对其进行完善，两者结合以解决各种情况下的数据冲突的消除。 寄存器冒险按其相关性可以分为两种：写后写（WAW)和写后读（RAW），同时根据发生数据相关的流水线的不同，将寄存器冒险分为具体的11种，分别用hazardx 表示。再将冒险信号进行one-hot编码，得到11bit的向量信号，将其传送到流水线控制模块，实时控制模块在冒险信号有效时，针对相应的机制改变流水线状态，对流水线进行控制。 2.2.1写写冲突的控制机制 为了实现准确的数据控制，首先根据数据冲突的特征分类，在发生相关时根据分类生成相应的寄存器冒险信号，具体如下： （1） 整数流水线内部数据相关，发生在两条连续指令，MAC指令在前，非MAC在后，都在整数流水线中执行，由于MAC指令的执行需要两个周期，而普通IP指令只需一个执行周期，若两条指令的写回地址一致，在其写回周期写回冲突，生成Hazard冒险信号。Hazard有效使得流水线控制模块将非MAC指令的写回周期推迟一个周期； （2） 整数流水线与取存流水线写回相关，当一条数据运算指令与一条取存指令配对发射时，若两条指令的写回寄存器地址一致，在写回周期对同一个寄存器写回数据，即生成冒险信号Hazard2。流水线控制模块检测到冒险信号有效，保持整数流水线不变，取消当前取存指令的译码并在下个周期往取存流水重新注入该取存，使得取存指令被推迟一个周期写回； （3） 循环流水线与取存流水线写回相关，LOOP/LS双发射时，若两条指令的写回寄存器地址一致，生成冒险信号Hazard3，将LOOP流水线中的指令执行结果推迟一个周期写回。 当整数流水和循环流水线双发射时发生写写冲突时具体的控制，如图3所示： mov d0, #2； M ld.w d0, [a0+]2； L

图3写写冲突流水线 Microcomputer Applications Vol. 27, No.11, 2011 技术交流 微型电脑应用 2011年第27卷第11期

·58·以上两条指令在第3周期内同时往寄存器d0写回数据，产生了寄存器写回冲突，此时寄存器指针比较器结果为高，同时各寄存器指针有效，逻辑与结果为高，生成冒险信号Hazard3。流水线控制模块检测到冒险有效信号，从而将指令L推迟一个周期，使其在第4周期往d0写回数据。 写写冲突的控制机制为：生成相对应的冒险信号，流水线控制模块将三条流水线当前处于执行阶段的指令正常写回，同时取消三条流水的后续操作，将处于译码阶段且在指令集中后发射的指令推迟一个周期写回数据。 2.2.2 读写冲突的控制机制 与写写冲突一致，读写冲突处理步骤为生成不同的冒险信号，交由流水线控制模块具体操作。此时的控制机制如下： 当双发射的整数流水线与取存流水产生了读写冲突时，三条流水线状态，如表1所示： 表1流水线状态 流水线 循环 整数 取存 状态 正常 注入 取消并注入 流水线控制模块取消流水线中处于译码阶段的指令，并在下个周期往整数流水线和取存流水线分别注入指令，以串行化双发射； 其他读写冲突的控制机制包括： 整数流水线内部的读写相关，即双执行周期的Mac指令与普通Ip指令的读写冲突，此时将Ip指令的译码推迟一个周期，在Mac指令第二执行阶段的下周期译码； 取存流水线内部的读写相关，即Store指令与下条Load指令EA（Memory访存地址）值一致。在Load指令译码阶段生成冒险信号Hazard；流水线控制模块使Load指令处于等待状态，等待两个周期直到Store的数据写回之后再进入执行阶段； 取存流水线与循环流水线之间的读写相关，在循环流水和取存流水双发射或三条流水线同时发射的时候产生，必须保证循环流水线中的循环指令有效。 DSP流水线三发射时读写冲突的处理机制，如图4所示： iloop add.a a5, a2, a3； A1 add d5, d2, d3； A2 loop a2, iloop； L