2019-IC设计基础电子招聘笔试题-推荐word版 (3页)
半导体或芯片岗位招聘笔试题与参考答案2025年
2025年招聘半导体或芯片岗位笔试题与参考答案(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1、在半导体工艺中，使用多种类型的光刻胶，其中最常用于大规模集成电路生产的是（）。
A. GRI-45B. GRI-25C. GRI-46D. GRI-422、MOS（金属-氧化物-半导体）制作技术中，晶体管结构所采用的材料中不包括（）。
A. 金属B. 绝缘体C. 导电材料D. 电阻体3.在半导体制造工艺中，以下哪个步骤不属于典型的半导体制造流程？A. 氧化B.光刻C. 薄膜沉积D. 清洗4.下列哪种材料是用于制作半导体器件的理想材料？A. 铜B. 锌C. 石墨D. 硅5、以下哪个半导体工艺技术能够实现更小的晶体管尺寸？A、传统CMOS工艺B、FinFET工艺C、GAAFET工艺D、平面晶体管工艺6、在半导体制造过程中，以下哪个步骤是为了提高硅片的纯度？A、扩散B、蚀刻C、清洗D、热处理7、半导体材料中最常用的材料是什么？（）A. 硅（Si）B. 铜（Cu）C. 金（Au）D. 镁（Mg）8、在芯片制造过程中，光刻技术的主要作用是什么？（）A. 去除不需要的材料B. 增加材料的功能性C. 将电路设计图案转移到硅片上D. 加热固化硅片结构9.在半导体制造工艺中，以下哪个步骤不属于典型的CMOS工艺流程？A. 氧化硅膜沉积B. 光刻C. 切割D. 离子注入 10.在半导体器件中，MOSFET（金属氧化物半导体场效应晶体管）的主要组成部分包括：A. 沟道区B. 源极C. 栅极D. 上述全部二、多项选择题（本大题有10小题，每小题4分，共40分）1、以下哪个物理现象通常用于提高晶体管开关速度？（）A、短沟道效应B、量子隧道效应C、沟道极化D、多晶硅栅极2、在数字电路中，一种常见的数字缓冲器是 _ 。
（）A、反馈触发器B、D触发器C、三态缓冲器D、差分放大器3.以下关于半导体材料的说法正确的是（）：A. SiC的禁带宽度比 Si 更宽B. GaN的发光效率比 Si 更高C. InGaAs 的电子迁移率比 Si 更快D. ZnSe可以用于制造红光 LED4.在半导体器件制造中，对于离子注入工艺，正确的工作原则包括（）：A. 离子注入可以形成三维空间中的杂质分布B. 注入离子可以改变晶格特性，增强材料强度C. 注入离子能量过高，可能导致晶体缺陷D. 离子注入温度应当尽可能高，以提高注入效率5.半导体芯片制造过程中，哪些步骤通常需要使用光刻技术？A. 芯片设计B. 光刻C. 薄膜沉积D. 金属化6.在半导体器件中，MOSFET（金属氧化物半导体场效应晶体管）的主要组成部分包括：A. 沟道区B. 源极C. 次沟道区D. 栅极7、在半导体的制造过程中，以下哪个工艺步骤不用于清洗晶圆？A. 刻蚀B. 化学机械抛光C. 清洁去毛刺D.湿法沉积8、在半导体制造过程中，以下哪种类型的晶圆对齐是用来确保图案精确地转移到光罩上的？A. 接触式对准B. 深亚微米对准C. 缩放对准D. 光学对准9.在半导体行业中，晶体管通常分为两种类型：双极型晶体管（BJTs）和场效应晶体管（FETs）。
集成电路设计岗位招聘笔试题与参考答案(某大型集团公司)
招聘集成电路设计岗位笔试题与参考答案(某大型集团公司)(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1、在集成电路设计中，以下哪种类型的设计通常负责处理数字逻辑功能？A、模拟集成电路B、数字集成电路C、混合信号集成电路D、射频集成电路2、以下哪种技术用于在集成电路设计中实现晶体管间的连接？A、光刻技术B、蚀刻技术C、键合技术D、离子注入技术3、在CMOS工艺中，P型MOSFET的阈值电压通常会随着温度的升高而：A. 增加B. 减少C. 不变D. 先增加后减少4、下列哪一项不是减少互连延迟的有效方法？A. 使用更细的金属线B. 使用更高介电常数的绝缘材料C. 减少金属层之间的距离D. 使用铜代替铝作为互连线材料5、集成电路设计中，以下哪种工艺主要用于制造CMOS（互补金属氧化物半导体）逻辑电路？A. 双极型工艺B. 金属氧化物半导体工艺C. 双极型/金属氧化物半导体混合工艺D. 双极型/CMOS混合工艺6、在集成电路设计中，以下哪个参数通常用来描述晶体管的开关速度？A. 饱和电压B. 输入阻抗C. 开关时间D. 集成度7、在集成电路设计中，用于描述电路逻辑功能的硬件描述语言不包括以下哪一种？A. VerilogB. VHDLC. C++D. SystemVerilog8、下列选项中，哪一个不是ASIC（专用集成电路）设计流程中的一个阶段？A. 逻辑综合B. 布局布线C. 系统集成D. 物理验证9、以下哪种工艺技术通常用于制造高性能的集成电路？A. 混合信号工艺B. CMOS工艺C. GaN（氮化镓）工艺D. BiCMOS工艺二、多项选择题（本大题有10小题，每小题4分，共40分）1、在CMOS工艺中，关于阱（well）的概念，下列说法正确的有：A. NMOS晶体管通常位于P型阱中B. PMOS晶体管通常位于N型阱中C. N阱用于隔离不同区域的晶体管，防止电流泄露D. P阱可以与N阱共存于同一层硅片上而不会相互影响2、关于集成电路版图设计中的DRC（Design Rule Check）规则，下列哪些陈述是正确的？A. DRC规则是为了确保电路性能优化B. DRC规则定义了最小特征尺寸、最小间距等制造限制C. 违反DRC规则可能会导致制造缺陷，如短路或开路D. DRC规则在所有半导体制造工艺中都是相同的3、关于集成电路设计，以下哪些是典型的电路设计类型？（）A、模拟电路设计B、数字电路设计C、混合信号电路设计D、射频电路设计E、光电子电路设计4、在集成电路设计中，以下哪些因素会影响电路的功耗？（）A、晶体管的工作状态B、电源电压C、电路的复杂度D、芯片的温度E、外部负载5、在集成电路设计过程中，下列哪些技术用于提高电路的性能？A. 使用更先进的制程技术B. 优化电路布局减少信号延迟C. 增加电源电压以提升速度D. 减少电路层数降低制造成本E. 应用低功耗设计方法6、下列哪些是实现CMOS逻辑门时需要考虑的关键因素？A. 输入电平的阈值B. 输出驱动能力C. 功率消耗D. 静态电流消耗E. 电路的工作频率7、以下哪些技术或方法属于集成电路设计中的模拟设计领域？（）A. 信号处理算法B. 逻辑门电路设计C. 模拟电路仿真D. 功耗分析E. 版图设计8、在集成电路设计中，以下哪些步骤是进行版图设计的必要阶段？（）A. 电路原理图设计B. 布局规划C. 逻辑分割D. 布局布线E. 版图检查9、在CMOS工艺中，影响MOSFET阈值电压的因素有哪些？A. 氧化层厚度B. 衬底掺杂浓度C. 栅极材料类型D. 源漏区掺杂浓度E. 温度F. 器件尺寸三、判断题（本大题有10小题，每小题2分，共20分）1、集成电路设计岗位的工程师需要具备扎实的数学基础和电子工程知识。
ic_设计_智力测试题(3篇)
第1篇引言：集成电路（IC）设计是一项复杂而精细的工作，要求设计者具备深厚的理论知识、丰富的实践经验以及出色的逻辑思维能力。
为了帮助您了解自己在IC设计领域的智力水平，我们特别设计了以下智力测试题。
请您认真作答，完成后可对自己的设计能力有一个初步的认识。
第一部分：基础知识1. 选择题- 下列哪个选项不是IC设计中所使用的制造工艺？A. CMOSB. TTLC. ECLD. LED2. 填空题- 在IC设计中，版图（Layout）是电路的__________，而原理图（Schematic）则是电路的__________。
3. 简答题- 简述CMOS工艺的基本原理。
第二部分：逻辑分析与设计1. 选择题- 下列哪个电路可以实现逻辑与功能？A. OR门B. AND门C. NOT门D. XOR门- 在组合逻辑电路中，如果某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称为__________。
3. 简答题- 解释竞争与冒险现象，并说明如何消除它们。
第三部分：版图设计1. 选择题- 下列哪个工具常用于IC版图设计？A. Altium DesignerB. CadenceC. OrCADD. Pro/ENGINEER2. 填空题- 在版图设计中，为了防止寄生效应，通常需要将__________与__________保持一定的距离。
3. 简答题- 简述版图设计中的规则检查（DRC）和设计规则约束（DRC）。
第四部分：IC制造1. 选择题- 下列哪个步骤是IC制造过程中的关键步骤？A. 光刻B. 化学气相沉积C. 离子注入D. 刻蚀- 在IC制造中，__________是将电路图形转移到硅片上的关键步骤。
3. 简答题- 简述IC制造过程中可能遇到的问题及解决方法。
第五部分：模拟IC设计1. 选择题- 下列哪个电路属于模拟电路？A. 741运算放大器B. 555定时器C. 74LS00D. 74HC002. 填空题- 在模拟IC设计中，__________是放大信号的关键元件。
电子工程师招聘笔试题及详细解析.doc
一、基础题（每空 1 分，共 40 分）1、晶体三极管在工作，射和集均于正向偏置，晶体管工作在和 _状。
1. 截止状态：基极电流 Ib=0 ，集电极电流 Ic=0 ， b-ePN 结临界正向偏置到反向偏置，b-cPN 结反向偏置。
2. 放大状态：集电极电流随基极电流变化而变化， Ic= βIb ， b-ePN 结正向偏置， b-cPN 结反向偏置。
3. 饱和状态：集电极电流达到最大值，基极电流再增加集电极流也不会增加，这时的一个特征是b-ePN 结、 b-cPN 结都正向偏置2、 TTL 的入端空，上相当于接高平。
3、 TTL 路的源5V， CMOS路的源3V-18V 。
4、在 TTL 路的一个入端与地之接一个10K阻，相当于在入端入低平；在CMOS路的入端与源之接一个1K阻，相当于在入端入高平。
5、二制数（） 2 成十六制数是D2。
6、路按其出信号入信号响的不同，可以分合路和序路两大。
7、成一个模60 的数器，至少需要 6 个触器。
一个触发器相当于一位存储单元，可以用六个触发器搭建异步二进制计数器，这样最多能计63 个脉冲8、在数字路中，三极管工作在截止和和状。
9、一个路的出端能同的个数称扇出系数。
10、使用与非多余的入脚接高平，使用或非多余的入脚接低平。
与非门：若当输入均为高电平（1），则输出为低电平（0）；若输入中至少有一个为低电平（0），则输出为高电平（1）。
所以多余的输入脚接高电平或非门：若当输入均为低电平（1），则输出为高电平（0）；若输入中至少有一个为高电平（0），则输出为低电平（1）。
所以多余的输入脚接低电平11、片阻上的103 代表10k 。
12、USB支持控制、同步、中断和批量等四种模式。
13、一个色阻，如果第一色是色，第二色是色，第三色是黄色，第四色是金色，阻的阻是220k± 10%。
14、MOV A， 40H 指令于源超作数的址方式是直接址。
指令中直接出操作数地址（dir ）的址方式称直接址。
IC验证工程师招聘笔试题与参考答案
招聘IC验证工程师笔试题与参考答案(答案在后面)一、单项选择题（本大题有10小题，每小题2分，共20分）1、题干：在集成电路（IC）验证过程中，以下哪个不是常用的验证语言？A. VerilogB. VHDLC. SystemVerilogD. C++2、题干：在IC验证中，以下哪种技术不属于仿真加速技术？A. 硬件加速器B. 仿真器内建加速器C. 代码优化D. 硬件描述语言（HDL）规范简化3、在验证过程中，形式验证主要用于：A. 检查电路是否符合时序要求B. 验证RTL代码与门级网表的一致性C. 测试硬件与软件的接口交互D. 进行功能覆盖率分析4、下列哪一项不是常用的硬件描述语言？A. VerilogB. VHDLC. C++D. SystemVerilog5、以下关于数字信号在时序验证中，哪个概念是用来描述信号在特定时刻的稳定性和有效性的？A、时钟域B、时序约束C、信号摆幅D、信号建立和保持时间6、在进行IC验证时，以下哪种技术通常用于检测组合逻辑中的竞争冒险（Race Conditions）？A、静态时序分析B、动态时序分析C、模拟仿真D、逻辑综合7、在IC验证过程中，以下哪种测试方法主要用于检查组合逻辑的正确性？A. 时序仿真B. 功能仿真C. 逻辑综合D. 网络仿真8、在进行IC验证时，以下哪个工具或方法通常用于生成测试向量？A. 硬件加速器B. 动态功耗分析C. 测试向量生成器D. 静态时序分析9、以下哪个不是IC（集成电路）验证中的常用验证方法？A. 仿真验证B. 系统级验证C. 设计规范验证D. 手动测试 10、在IC验证中，以下哪种技术是用来降低仿真运行时间的？A. 硬件加速器B. 仿真压缩技术C. 并行仿真技术D. 仿真优化工具二、多项选择题（本大题有10小题，每小题4分，共40分）1、以下哪些工具或方法常用于IC验证中？（）A、Verilog或VHDL仿真B、形式验证C、静态时序分析D、动态功耗分析E、UVM（Universal Verification Methodology）2、在IC验证流程中，以下哪些步骤属于验证计划阶段？（）A、定义验证目标和范围B、编写验证环境C、编写测试用例D、执行验证E、验证结果分析3、关于IC验证，以下哪些工具和方法是常用的？（）A、Verilog/VHDLB、SystemVerilogC、UVMD、Formal验证E、仿真工具（如VCS、ModelSim）4、以下关于时序验证的说法，正确的是？（）A、时序验证关注的是设计中的时序约束是否满足B、时序验证通常使用约束条件来定义时间要求C、时序验证不涉及信号之间的相互作用D、时序验证通常使用波形图来分析时序问题E、时序验证的结果可能包含“时序违例”信息5、以下哪些技术是IC验证工程师在数字电路验证中常用的？（）A. Assertion-Based VerificationB. Formal VerificationC. Simulation-Based VerificationD. Power AnalysisE. FPGA Prototyping6、以下哪些特点表明一个IC验证环境是高效的？（）A. 能够快速编译验证测试平台（VTP）B. 提供强大的仿真引擎，支持高吞吐量仿真C. 支持多种语言和工具的集成D. 能够自动生成覆盖率报告E. 需要大量的手动设置和配置7、以下哪些技术或方法通常用于IC（集成电路）验证？（）A.仿真（Simulation）B.形式验证（Formal Verification）C.静态分析（Static Analysis）D.动态分析（Dynamic Analysis）E.功耗分析（Power Analysis）8、以下哪些工具或软件通常用于IC验证？（）A. Verilog/VHDL模拟器B. ModelSimC. SystemVerilogD. UVM（Universal Verification Methodology）E. RTL（Register-Transfer Level）仿真9、关于Verilog语言，以下哪些描述是正确的？A. Verilog是一种硬件描述语言，用于描述数字电路的行为和结构B. Verilog HDL支持时序逻辑和组合逻辑的描述C. Verilog中的reg变量只能用于描述组合逻辑D. Verilog模块可以包含多个端口（ports） 10、在IC验证过程中，以下哪些是常用的验证方法？A. 功能验证B. 性能验证C. 时序验证D. 动态功耗验证三、判断题（本大题有10小题，每小题2分，共20分）1、IC验证工程师在进行功能验证时，可以使用随机测试方法来覆盖所有可能的输入组合。
电子行业招聘笔试题分享
电子行业招聘笔试题分享（最新版）编制人：__________________审核人：__________________审批人：__________________编制单位：__________________编制时间：____年____月____日序言下载提示：该文档是本编精心编制而成的，希望大家下载后，能够帮助大家解决实际问题。
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(仕兰微面试题目)2、半导体工艺中，掺杂有哪几种方式?(仕兰微面试题目)3、描述你对集成电路工艺的认识。
(仕兰微面试题目)4、列举几种集成电路典型工艺。
工艺上常提到0.25,0.18指的是什么?(仕兰微面试题目)5、描述cmos电路中闩锁效应产生的过程及最后的结果?(仕兰微面试题目)6、解释latch-up现象和antenna effect和其预防措施.(未知)7、什么叫latchup?(科广试题)8、什么叫窄沟效应? (科广试题)9、什么是nmos、pmos、cmos?什么是增强型、耗尽型?什么是pnp、npn?他们有什么差别?(仕兰微面试题目)10、硅栅coms工艺中n阱中做的是p管还是n管，n阱的阱电位的连接有什么要求?(仕兰微面试题目)11、画出cmos晶体管的cross-over图(应该是纵剖面图)，给出所有可能的传输特性和转移特性。
电子公司笔试题精选
电子类公司笔试题精选一、模拟电路1基尔霍夫定理的内容是什么？〔仕兰微电子〕基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出同一个节点的电荷相等.基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零.2、平板电容公式(C=εS/4πkd)。
〔未知〕3、最基本的如三极管曲线特性。
〔未知〕4、描述反馈电路的概念，列举他们的应用。
〔仕兰微电子〕5、负反馈种类〔电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈〕；负反馈的优点〔降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用〕〔未知〕6、放大电路的频率补偿的目的是什么，有哪些方法？〔仕兰微电子〕7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
〔未知〕8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
〔凹凸〕9、基本放大电路种类〔电压放大器，电流放大器，互导放大器和互阻放大器〕，优缺点，特别是广泛采用差分结构的原因。
〔未知〕10、给出一差分电路，告诉其输出电压Y 和Y-,求共模分量和差模分量。
〔未知〕11、画差放的两个输入管。
〔凹凸〕12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
〔仕兰微电子〕13、用运算放大器组成一个10倍的放大器。
〔未知〕14、给出一个简单电路，让你分析输出电压的特性〔就是个积分电路〕，并求输出端某点的rise/fall时间。
(Infineon笔试试题)15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R 上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。
当RC18、说说静态、动态时序模拟的优缺点。
〔威盛VIA 2003.11.06 上海笔试试题〕19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。
(完整word版)微电子器件与IC设计基础_第2版,刘刚,陈涛,课后答案.doc
课后习题答案1.1 为什么经典物理无法准确描述电子的状态？在量子力学中又是用什么方法来描述的？解：在经典物理中，粒子和波是被区分的。
然而，电子和光子是微观粒子，具有波粒二象性。
因此，经典物理无法准确描述电子的状态。
在量子力学中，粒子具有波粒二象性，其能量和动量是通过这样一个常数来与物质波的频率和波矢 k 建立联系的，即E hhp n kc上述等式的左边描述的是粒子的能量和动量，右边描述的则是粒子波动性的频率和波矢k。
1.2量子力学中用什么来描述波函数的时空变化规律？解：波函数是空间和时间的复函数。
与经典物理不同的是，它描述的不是实在的物理量的波动，而是粒子在空间的概率分布，是一种几率波。
如果用r , t 表示粒子的德布洛意r ,t 2r , t 表示波的强度，那么，t 时刻在 r 附近的小体积元波的振幅，以r ,tx y z 中检测到粒子的概率正比于2r ,t x y z 。
1.3 试从能带的角度说明导体、半导体和绝缘体在导电性能上的差异。
解：如图 1.3 所示，从能带的观点来看，半导体和绝缘体都存在着禁带，绝缘体因其禁带宽度较大(6~7eV) ，室温下本征激发的载流子近乎为零，所以绝缘体室温下不能导电。
半导体禁带宽度较小，只有1~2eV ，室温下已经有一定数量的电子从价带激发到导带。
所以半导体在室温下就有一定的导电能力。
而导体没有禁带，导带与价带重迭在一起，或者存在半满带，因此室温下导体就具有良好的导电能力。
1.4 为什么说本征载流子浓度与温度有关？解：本征半导体中所有载流子都来源于价带电子的本征激发。
由此产生的载流子称为本征载流子。
本征激发过程中电子和空穴是同时出现的，数量相等，n0 p0 n i。
对于某一确定的半导体材料，其本征载流子浓度为2n0 p0 N C N V eE g kT n i式中， N C，N V以及 Eg 都是随着温度变化的，所以，本征载流子浓度也是随着温度变化的。
1.5 什么是施主杂质能级？什么是受主杂质能级？它们有何异同？解：当半导体中掺入施主杂质后，在其导带底的下方，距离导带底很近的范围内可以引入局域化的量子态能级。
笔试题
1.简述IC design设计的流程，谈谈你对每个步骤的看法。
2.谈谈你所知道的IC设计过程中用到的EDA软件工具。
3.简述PN结的工作原理，并画出PN结的I-V特性曲线。
4.以inverter为例,写出N阱CMOS的工艺流程,并画出剖面图。
5.画出CMOS电路的晶体管级电路图，实现Y=A*B+C*(D+E)。
6.画出版图对应的晶体管级CMOS电路图，并简述该电路的逻辑功能。
7.简述6T SRAM的工作原理，并画出晶体管级电路图。
8.请列举集成电路制造工艺中几个重要良率，并谈谈你对这几个良率的理解。
9.请列举影响集成电路制造良率的几个重要因素。
10.谈谈对测试芯片的了解，以及测试芯片在集成电路制造工艺中的作用。
数字IC类笔试面试题
威盛logic design engineer考题1。
一个二路选择器，构成一个4路选择器，满足真值表要求、2。
已知A,B,C三个信号的波形，构造一个逻辑结构，使得从AB可以得到C，并且说明如何避免毛刺3。
一段英文对信号波形的描述，理解后画出波形，并采用verilog实现。
4。
169.6875转化成2进制和16进制5。
阐述中断的概念，有多少种中断，为什么要有中断，举例6。
这道比较搞，iq题，5名车手开5种颜色的车跑出了5个耗油量（milespergallon)，然后就说什么颜色的车比什么车手的耗油量多什么的，判断人，车，好油量的排序ft致死，看了一堆FSM和数字电路没啥用，结果基本的冬冬把自己搞死了。
不过mixedsignal里的数字部分到是很全的考察了数字的冬冬（转）几道威盛电子的FPGA工程师试题7、解释setup和hold time violation,画图说明,并说明解决办法.17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式.18、说说静态、动态时序模拟的优缺点.19、一个四级的Mux,其中第二级信号为关键信号如何改善timing22、卡诺图写出逻辑表达使.23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和28Please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input h as faster response for output rising edge.(less delaytime).30、画出CMOS的图,画出tow-to-one mux gate.45、用逻辑们画出D触发器46、画出DFF的结构图,用verilog实现之.68、一个状态机的题目用verilog实现73、画出可以检测10010串的状态图,并verilog实现之.80、Please draw schematic of a common SRAM cell with 6 transistors,point outwhich nodes can store data and which node is word line control? (威盛笔试circuit design)（转）VIA数字IC笔试试题1。
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2019-IC设计基础电子招聘笔试题-推荐word版
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IC设计基础电子招聘笔试题
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一
些与集成电路相关的内容(如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、
CISC、DSP、ASIC、FPGA等的概念)。(仕兰微 面试 题目)
2、FPGA和ASIC的概念，他们的区别。(未知)
答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制
造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定
制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，
它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需
测试、质量稳定以及可实时在线检验等优点
3、什么叫做OTP片、掩膜片，两者的区别何在?(仕兰微面试题目)
4、你知道的集成电路设计的表达方式有哪几种?(仕兰微面试题目)
5、描述你对集成电路设计流程的认识。(仕兰微面试题目)
6、简述FPGA等可编程逻辑器件设计流程。(仕兰微面试题目)
7、IC设计前端到后端的流程和eda工具。(未知)
8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用
的tool.(未知)
9、Asic的design flow。(威盛VIA 201X.11.06 上海 笔试 试题)
10、写出asic前期设计的流程和相应的工具。(威盛)
11、集成电路前段设计流程，写出相关的工具。(扬智电子笔试)
先介绍下IC开发流程：
1.)代码输入(design input)
2019-IC设计基础电子招聘笔试题-推荐word版
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码语言输
入工具：SUMMIT VISUALHDL MENTOR RENIOR
图形输入: composer(cadence);viewlogic (viewdraw)
2.)电路仿真(circuit simulation)
将vhd代码进行先前逻辑仿真，验证功能描述是否正确
数字电路仿真工具：
Verolog： CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
模拟电路仿真工具：
AVANTI HSpice pspice，spectre micro microwave: eesoft : hp
3.)逻辑综合(synthesis tools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电
路;将初级仿真中所没有考虑的门沿(gates delay)反标到生成的门级网表中,返
回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。
12、请简述一下设计后端的整个流程?(仕兰微面试题目)
13、是否接触过自动布局布线?请说出一两种工具软件。自动布局布线需要
哪些基本元素?(仕兰微面试题目)
14、描述你对集成电路工艺的认识。(仕兰微面试题目)
15、列举几种集成电路典型工艺。工艺上常提到0.25,0.18指的是什
么?(仕兰微面试题目)
16、请描述一下国内的工艺现状。(仕兰微面试题目)
17、半导体工艺中，掺杂有哪几种方式?(仕兰微面试题目)