基于FPGA的以太网接口数据采集器设计与实现
一种基于FPGA的实时视频采集与远程传输系统
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基于FPGA的多通道ADC采集及DAC回放设计
基于FPGA的多通道ADC采集及DAC回放设计苏宁馨【摘要】在电子通信以及自动化等应用领域中,系统终端信号多以模拟量的形式直观存在并使用,因此模拟量采集和回放电路的设计尤为重要。
由于各系统对采集数据的速度、精度和可靠性指标的要求不同,现提出一种基于FPGA的多通道ADC模拟量采集及DAC回放电路的设计。
重点介绍了以5CEFA2F23CB规格的FPGA作为核心处理器,以VerilogHDL语言实现的采集和回放电路的设计过程,并分别采用SignalTap逻辑分析仪和示波器对数据进行捕获、分析和验证。
系统运行稳定可靠,功能完整实现,效率和精度高,可扩展性强。
【期刊名称】《太原学院学报：自然科学版》【年(卷),期】2019(037)001【总页数】6页(P60-65)【关键词】FPGA;ADC模拟量采集;DAC回放;SignalTap逻辑分析仪【作者】苏宁馨【作者单位】[1]安徽新华学院,安徽合肥230088【正文语种】中文【中图分类】TP2740 引言电子通信行业的蓬勃发展,带动了自动化、航天航空、电子制造等产业的革新。
在各产业系统终端数据的观察中,信号多以模拟量的形式直观存在并应用。
围绕系统终端模拟量采集的工作,行业上和技术上也提出了很多种方法和尝试,近年来模拟量采集电路的设计多以数模转换集成电路的形式出现,在机载系统和航天航空领域也逐渐提出了基于PLC、STM32的方式方法和尝试[1]。
由于不同系统存在环境的差异性,对多通道模拟信号采集数据的速度、精度、系统的稳定性的衡量和要求都有所不同,这就使得对采集系统提出了更高的要求。
为满足数据采集存储的可靠指标以及不同环境下的采集要求,现提出一种基于FPGA的多通道ADC模拟量采集及DAC回放电路的设计。
该电路可通过软件算法提高采集精度,并保证系统硬件电路运行的稳定性和可靠性,应用领域也得到了很好的扩展[2]。
1 系统开发工具及总体设计基于FPGA的多通道ADC模拟量采集及DAC回放设计,系统硬件部分采用Altera 公司现下最为流行的一款FPGA(Cyclone Ⅴ系列的5CEFA2F23CB核心处理器);模拟量采集部分选择ADC084S021 作为主要元件;回放部分则采用 DAC084S085 作为模拟信号回放输出。
基于以太网温度采集与控制系统的设计与实现
脚相连接。
３软 件 设 计 ． 系 统 大 致 可 分 为 以下 五 个 子 系 统 ： 度 采 集 系统 （ ２ 、 温 控 制 温 闻 ）恒 系统 （ ３ 、 图 ） 以太 网传输 系统 、 录调试 系统 和上 位机 显示 及控 制 系 记 统 。在 以太网传输 系统 中 ， 由于 常规的 Ｔ ＰＩ 对 于单片机稀 缺的系统 Ｃ／ Ｐ 资 源来 说 显 得 过 于 庞大 ， 是本 系统 采 用 移 植精 简 的 ＣＰＩ 于 Ｆ ／ Ｐ—— ｕＰ ． Ｔ ＰＩ 协议 栈 。ｕＰＴ ＰＩ ｌ０９ Ｃ ／Ｐ Ｉ Ｃ ／ Ｐ栈是 ＿ 于低 至 ８ 或 １ 位 做处理 器 Ｉ ＿ ｝ ｊ 位 ６ 嵌入式 系统 、 可实现 的极小代码 占用量的 Ｔ ＰＩ 协 议栈 。同时 ， ｌ Ｃ／ Ｐ ｕＰ代 码的大小 和 Ｒ ＡＭ的需求 比其 它一 般的 Ｔ ＷＩ Ｃ Ｐ栈要小 。为 ｌ 应片 程 『 将 ｊ 序挂接到 ｕＰ中， 须将 宏 Ｕ Ｐ Ａ Ｐ ＡＬ ０ Ｉ 必 Ｉ— Ｐ Ｃ Ｌ 定义成实 际的应用程序 函数 名， 这样 每 当某个 ｕＰ事件 发生 时 ， ｌ 内核 就会 调用 该应 用程 序进 行处 理。系统流程图如 图４ 所示 。
同时 对接收 到的信息进 行协议解析 ， 以获取发 给本模块相 关的命令 信 息， 从而实 现下 位机 与以太网的信息交的广泛普 及 、 ｎｅｎｔ 物联 网” 的新兴 、 以太 网［ ２ １ 速 的快 接入及兼 容性 、 Ｃ ／￣作为事 实的互联 网的标 准 ， Ｔ ＰＩ Ｉ 使得通 过在任意接 入互联 网的终 端上采集数据及通过互联 网进 行传输数据和控制成 为了 可能 。越 来越 多的 工业 测控 设备 已经将 网络接 入功能 作为其 默认 配 置， 以丈现设备 的远程监控和信息分布式处理 ｒ 。而温度控制又是工业 叶 最常见 的控 制技 术手段 ， １ 在冰箱 、 冷库ｍ、 锅炉 、 生产车 间、 反应釜等 范同都有广泛 的应用 。 日 对于小 型传感器 组成 的系统 ， 前 如超声 波感应 系统 和仓库 温度 感应 系统等 ， 采用 Ｃ Ｎ总线成本 偏高 ， Ａ 而采用 Ｒ ２ ２ ８ 通信 时 ， 传 Ｓ ３／ ５ ４ 则 输有 效距离不 够 。这些 虽然都有温 度采集功 能 ， 但不 能在 互联 网及 以 太网中传输 ， 限制了使用范围。 机房 、 网络 中心 中的空调 等凋温设 备 ， 在故障或断 电后不 能正 常启 动， 导致机 房温度异常升高 ， 对各种 网络设备的正常稳定运行构成 了安 全 隐患、 因此 迫切需要 一种基于计算 机网络 的 、 可靠 的 、 低功耗 、 活 灵 的监测控制 系统解 决方案 ， 来保证机房始终处于稳定的工作环境 。 １系统 总 体 设 计 ． 系统 整体框架设 计 如图 １ 所示 。数据采集部分 由温度传感器 和单 片机 构成 。 以实现对数 据的实时采 集。单 片机 与以太 网控 制器 的接 口 部分 连接 ， 片将测控信 息进行协议 封装 ， 制以太 网接 口发送数据包 ， 控
基于FPGA和USB3.0的高速视频图像采集处理系统设计
摘要随着机器视觉的广泛应用，以及工业4.0和“中国制造2025”的提出，在数字图像的采集、传输、处理等领域也提出了越来越高的要求。
传统的基于ISA接口、PCI接口、串行和并行等接口的图像采集卡已经不能满足人们对于高分辨率、实时性的图像采集的需求了。
一种基于FPGA和USB3.0高速接口，进行实时高速图像采集传输的研究越来越成为国内外在高速图像采集研究领域的一个新的热点。
针对高速传输和实时传输这两点要求，通过采用FPGA作为核心控制芯片与USB3.0高速接口协调工作的架构，实现高帧率、高分辨率、实时性的高速图像的采集和传输，并由上位机进行可视化操作和数据的保存。
整体系统采用先硬件后软件的设计方式进行设计，并对系统各模块进行了测试和仿真验证。
通过在FPGA 内部实现滤波和边缘检测等图像预处理操作，验证了FPGA独特的并行数据处理方式在信号及图像处理方面的巨大优势。
在系统硬件设计部分，采用OV5640传感器作为采集前端，选用Altera的Cyclone IV E系列FPGA作为系统控制芯片，由DDR2存储芯片进行数据缓存，采用Cypress公司的USB3.0集成型USB3.0芯片作为数据高速接口，完成了各模块的电路设计和采集卡PCB实物制作。
系统软件设计，主要分为FPGA逻辑程序部分、USB3.0固件程序部分和上位机应用软件部分。
通过在FPGA上搭建“软核”的方式，由Qsys系统完成OV5640的配置和初始化工作。
由GPIF II接口完成FPGA和FX3之间的数据通路。
通过编写状态机完成Slave FIFO的时序控制，在Eclipse中完成USB3.0固件程序的设计和开发。
上位机采用VS2013软件通过MFC方式设计，从而完成整体图像采集数据通路，并在上位机中显示和保存。
整体设计实现预期要求，各模块功能正常，USB3.0传输速度稳定在320MB/s，通过上位机保存至PC机硬盘的图像分辨率大小为1920*1080，与传感器寄存器设置一致，采集卡图像采集帧率为30fps，滤波及边缘检测预处理符合要求，采集系统具有实际应用价值和研究意义。
基于FPGA的全景图像采集与远程传输系统
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基于 Ｆ Ｐ Ｇ Ａ的全 景 图像 采 集 与远 程 传 输 系统
张 忠 民 ，牛 功 喜
（ 哈 尔 滨 工 程 大 学 信 息 与 通信 工 程 学 院 ，黑 龙 江 哈 尔滨 摘 １ ５ ０ ０ ０ １ ） 要 结 合 国 内外视 频 采 集传 输 的技 术 特 点 ，介 绍 了一 种基 于 Ｆ Ｐ Ｇ Ａ 的 全 景 图像 高速 采 集 与 网 络 传 输 系统 的 实
（ Ｃ ｏ ｌ ｌ ｅ ｇ ｅ ｏ ｆ Ｉ ｎ ｆ ｏ ｒ ｍａ ｔ ｉ ｏ ｎ ａ ｎ ｄ ｃ ｏ ｍｍｕ ｎ ｉ ｃ ａ ｔ ｉ ｏ ｎ Ｅ ｎ ｇ ｉ ｎ ｅ ｅ ｒ ｉ ｎ ｇ ，Ｈ ａ ｒ ｂ ｉ ｎ Ｅ ｎ ｇ ｉ ｎ ｅ ｅ ｒ ｉ ｎ ｇ Ｕ ｎ ｉ ｖ ｅ ｒ ｓ ｉ ｔ ｙ ，Ｈａ ｒ ｂ ｉ ｎ １ ５ ０ ０ ０ １ ，Ｃ ｈ ｉ ｎ ａ ）
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【FPGA学习】基于FPGA的简易音频采集系统
【FPGA学习】基于FPGA的简易⾳频采集系统本篇博客记录⼀个⼩项⽬的开发———基于FPGA的简易⾳频采集系统，项⽬来源是⼀个寒假的活动的题⽬，直接购买了设计好的板卡，项⽬的基本要求如下：扩展板上的麦克风将声⾳信号转变为模拟电信号利⽤核⼼板上的⽐较器构成Sigma Delta ADC对⾳频模拟信号进⾏采集量化后的信号在OLED显⽰屏上进⾏波形显⽰同时利⽤FPGA内部的乘法器对采集到的信号进⾏FFT变换，将变换后的频谱显⽰在OLED上能够计算并显⽰出信号的频率、幅度、谐波分量Lattice使⽤的板卡是Lattice的ICE40UP5K，这⾥⾸先记录⼀下在Lattice的软件中开发FPGA的简单流程这⼀款FPGA开发所⽤的软件是Lattice的Radiant，可以在Lattice的官⽹找到，并且获取Lincense，步骤按照官⽹⼀步步来即可，这⾥不做详述安装完后即可打开软件使⽤：打开后点击New Project新建⼀个⼯程：确认⼯程⽬录和名字：选择FPGA型号与封装：然后就创建好了⼀个⼯程：新建⼀个Verilog⽂件：编写完Verilog代码后，需要进⾏配置：⾸先设置顶层⽂件：其次设置输出⼆进制⽂件的类型：然后综合：没有错误后进⾏管脚约束：保存后可以对整个⼯程进⾏编译，⽣成⼆进制⽂件：参考：OLED驱动要显⽰波形和⼀些其他信息就需要⽤到屏幕，OLED⽆疑是⽤的⽐较⼴泛的显⽰器之⼀，在本项⽬中也需要OLED来显⽰信号波形与频谱，因此在这⾥简单的说明⼀下OLED的参考：Sigma-Delta ADC简介关于Sigma-Delta ADC的介绍可以参考⼀下ADI的官⽅⽂档MT-022和MT-023，这两个⽂档对于Sigma-Delta ADC的发展历史和应⽤都介绍的⽐较好，能帮助开发者捋清⼀些逻辑，不过想要完全弄清Sigma-Delta ADC的前世今⽣，我认为还是要看⼀下这两个⽂档的参考⽂献，可以按照⽂中的脉络看⼀下，能对基础知识有更深的了解，当然也可以参考⼀些学位论⽂，⾥⾯对于这个的介绍也⽐较多，本篇博客主要给出⼀些概念的简单介绍：基本概念PCM：脉冲编码调制⼀阶Σ-Δ调制器md，学校封校了，东西落在外⾯了，等解封在搞。
基于FPGA的高速线阵CCD图像采集系统_任慧建
３．１ ＴＣＤ１２０９Ｄ 采样模块设计 ＴＣＤ１２０９Ｄ 的驱动时序如图２所示，由图 知，完成芯片
的驱动需要５路驱动脉冲，分别为：移位脉冲 φ１ 和 φ２，转移 脉冲 ＳＨ，复位脉冲 ＲＳ，钳位脉冲 ＣＰ［５］，各路脉冲必须严格 满 足 时 序 要 求 。 每 帧 输 出 信 号 首 先 是 ３２ 个 哑 元 像 素 信 号 ，
１ 引 言
ＣＣＤ（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）是 一 种 可 以 把 图 像 信 息 直 接 转 换 成 电 信 号 的 光 电 转 换 图 像 传 感 器 ，在 图 像 传 感 、景 物 识别以及非接触测量等领域都得到了 广 泛 应 用 。 ［１］ 而 且 它 对 于 成 像 系 统 的 小 型 化 ，轻 量 化 ，提 高 分 辨 率 等 方 面 起 着 至 关重要的作用［２］。ＣＣＤ 驱 动 电 路 的 设 计 有 很 多 方 法，以 往 通 常 采 用 数 字 电 路 驱 动 法 实 现 ，该 方 法 调 试 复 杂 ，灵 活 性 较 差。随着大规模可 编 程 逻 辑 器 件 的 发 展，ＦＰＧＡ 驱 动 法 成 为了设计 ＣＣＤ 驱动电路的研究热点 。 ［３－４］
图 １ 系 统 总 结 结 构
收 稿 日 期 ：２０１４－０４
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第 ３７ 卷
电 子 测 量 技 术
首先通过 代 码控 制 ＦＰＧＡ 输出 与 ＣＣＤ 芯片 时序要 求 相对应 的 驱 动 信 号 对 ＣＣＤ 进 行 驱 动，ＣＣＤ 输 出 信 号 经 过 电容滤波后送入 ＡＤ９９４５进行相关 双 采样 与 Ａ／Ｄ 转换，之 后将获得的数字信 号 放 入 ＦＰＧＡ 的 ＦＩＦＯ 数 据 缓 存 器，再 经过以太网传至上位机。
基于FPGA的JESD204B-光纤传输接口转换器设计
㊀２０２０年㊀第１２期仪表技术与传感器Ｉｎｓｔｒｕｍｅｎｔ㊀Ｔｅｃｈｎｉｑｕｅ㊀ａｎｄ㊀Ｓｅｎｓｏｒ２０２０㊀Ｎｏ．１２㊀收稿日期：２０１９－１２－１９基于ＦＰＧＡ的ＪＥＳＤ２０４Ｂ－光纤传输接口转换器设计王红亮，和㊀爽（中北大学，电子测试技术国家重点实验室，仪器科学与动态测试教育部重点实验室，山西太原㊀０３００５１）㊀㊀摘要：针对目前ＪＥＳＤ２０４Ｂ接口转换器在高速数据采集传输系统中逐渐普及，但接口ＩＰ尚未开源且接口信号与数据分析存储设备无法对接的现状，设计了ＪＥＳＤ２０４Ｂ－光纤传输接口转换器㊂转换器以ＦＰＧＡ为逻辑控制核心，自主设计了ＪＥＳＤ２０４Ｂ信号的接口逻辑，并利用ＳＦＰ光模块与Ａｕｒｏｒａ协议完成光纤接口传输，通过ＤＤＲ３ＳＤＲＡＭ进行数据缓存交互㊂最后对ＪＥＳＤ２０４Ｂ链路的建立与整体转换器系统的数据传输进行了测试，验证了所设计的ＪＥＳＤ２０４Ｂ接口可成功与外部采集卡建立链路，整体数据能够实现１０Ｇｂｐｓ的传输速率，且数据传输稳定无误㊂关键词：ＪＥＳＤ２０４Ｂ；光纤传输；Ａｕｒｏｒａ协议；高速采集中图分类号：ＴＮ９１９㊀㊀㊀文献标识码：Ａ㊀㊀㊀文章编号：１００２－１８４１（２０２０）１２－０１１０－０４ＪＥＳＤ２０４Ｂ⁃ｏｐｔｉｃａｌＦｉｂｅｒＴｒａｎｓｍｉｓｓｉｏｎＩｎｔｅｒｆａｃｅＣｏｎｖｅｒｔｅｒＢａｓｅｄｏｎＦＰＧＡＷＡＮＧＨｏｎｇ⁃ｌｉａｎｇ，ＨＥＳｈｕａｎｇ（ＮｏｒｔｈＵｎｉｖｅｒｓｉｔｙｏｆＣｈｉｎａ，ＮａｔｉｏｎａｌＫｅｙＬａｂｏｒａｔｏｒｙｆｏｒＥｌｅｃｔｒｏｎｉｃＭｅａｓｕｒｅｍｅｎｔＴｅｃｈｎｏｌｏｇｙ，ＫｅｙＬａｂｏｒａｔｏｒｙｏｆＩｎｓｔｒｕｍｅｎｔａｔｉｏｎＳｃｉｅｎｃｅ＆ＤｙｎａｍｉｃＭｅａｓｕｒｅｍｅｎｔ，ＭｉｎｉｓｔｒｙｏｆＥｄｕｃａｔｉｏｎ，Ｔａｉｙｕａｎ０３００５１，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：ＩｎｖｉｅｗｏｆｔｈｅｃｕｒｒｅｎｔｐｏｐｕｌａｒｉｔｙｏｆＪＥＳＤ２０４Ｂｉｎｔｅｒｆａｃｅｃｏｎｖｅｒｔｅｒｓｉｎｈｉｇｈ⁃ｓｐｅｅｄｄａｔａａｃｑｕｉｓｉｔｉｏｎａｎｄｔｒａｎｓｍｉｓｓｉｏｎｓｙｓｔｅｍｓ，ｂｕｔｔｈｅｉｎｔｅｒｆａｃｅＩＰｗａｓｎｏｔｙｅｔｏｐｅｎｓｏｕｒｃｅａｎｄｔｈｅｉｎｔｅｒｆａｃｅｓｉｇｎａｌｓｃｏｕｌｄｎｏｔｂｅｃｏｎｎｅｃｔｅｄｗｉｔｈｄａｔａａｎａｌｙｓｉｓａｎｄｓｔｏｒ⁃ａｇｅｅｑｕｉｐｍｅｎｔ，ｔｈｅＪＥＳＤ２０４Ｂ－ｏｐｔｉｃａｌｆｉｂｅｒｔｒａｎｓｍｉｓｓｉｏｎｉｎｔｅｒｆａｃｅｃｏｎｖｅｒｔｅｒｗａｓｄｅｓｉｇｎｅｄ．ＴｈｅｃｏｎｖｅｒｔｅｒｕｓｅｄＦＰＧＡａｓｔｈｅｌｏｇｉｃｃｏｎｔｒｏｌｃｏｒｅ，ａｎｄｔｈｅｉｎｔｅｒｆａｃｅｌｏｇｉｃｏｆｔｈｅＪＥＳＤ２０４Ｂｓｉｇｎａｌｗａｓｉｎｄｅｐｅｎｄｅｎｔｌｙｄｅｓｉｇｎｅｄ，ａｎｄｔｈｅＳＦＰｏｐｔｉｃａｌｍｏｄｕｌｅａｎｄｔｈｅＡｕ⁃ｒｏｒａｐｒｏｔｏｃｏｌｗａｓｕｓｅｄｔｏｃｏｍｐｌｅｔｅｔｈｅｏｐｔｉｃａｌｆｉｂｅｒｉｎｔｅｒｆａｃｅｔｒａｎｓｍｉｓｓｉｏｎ，ａｎｄｄａｔａｂｕｆｆｅｒｉｎｔｅｒａｃｔｉｏｎｗａｓｐｅｒｆｏｒｍｅｄｔｈｒｏｕｇｈＤＤＲ３ＳＤＲＡＭ．Ｆｉｎａｌｌｙ，ｔｈｅｅｓｔａｂｌｉｓｈｍｅｎｔｏｆｔｈｅＪＥＳＤ２０４Ｂｌｉｎｋａｎｄｔｈｅｄａｔａｔｒａｎｓｍｉｓｓｉｏｎｏｆｔｈｅｏｖｅｒａｌｌｃｏｎｖｅｒｔｅｒｓｙｓｔｅｍｗｅｒｅｔｅｓｔｅｄ．ＩｔｗａｓｖｅｒｉｆｉｅｄｔｈａｔｔｈｅｄｅｓｉｇｎｅｄＪＥＳＤ２０４Ｂｉｎｔｅｒｆａｃｅｃａｎｓｕｃｃｅｓｓｆｕｌｌｙｅｓｔａｂｌｉｓｈａｌｉｎｋｗｉｔｈａｎｅｘｔｅｒｎａｌａｃｑｕｉｓｉｔｉｏｎｃａｒｄ，ａｎｄｔｈｅｏｖｅｒａｌｌｄａｔａｃａｎａｃｈｉｅｖｅａｔｒａｎｓｍｉｓｓｉｏｎｒａｔｅｏｆ１０Ｇｂｐｓｗｉｔｈｔｈｅｓｔａｂｌｅａｎｄｅｒｒｏｒ⁃ｆｒｅｅｄａｔａｔｒａｎｓｍｉｓｓｉｏｎ．Ｋｅｙｗｏｒｄｓ：ＪＥＳＤ２０４Ｂ；ｏｐｔｉｃａｌｆｉｂｅｒｔｒａｎｓｍｉｓｓｉｏｎ；Ａｕｒｏｒａｐｒｏｔｏｃｏｌ；ｈｉｇｈ⁃ｓｐｅｅｄａｃｑｕｉｓｉｔｉｏｎ０㊀引言随着星载通信㊁雷达测试等领域的不断发展，高速数据采集技术的需求不断增加，传统并行接口已逐渐难以满足日益增长的数据传输速率［１－２］㊂２０１１年推出的ＪＥＳＤ２０４Ｂ串行接口，大幅提升传输速率，并具有对应封装尺寸小㊁成本低，ＰＣＢ布局布线简化等优势，已成为目前高速数据转换器的主流接口片［３－５］㊂但ＪＥＳＤ２０４Ｂ接口主要针对转换器采集数据收发，不适用于较远距离的传输，无法与常见的高速数据分析存储设备进行互联㊂而ＪＥＳＤ２０４Ｂ的相关ＩＰ产品也尚未开源，无法针对特定开发进行裁剪，且费用昂贵［６］㊂因此，开发远距离传输ＪＥＳＤ２０４Ｂ信号的拓展系统具有重要意义㊂目前，光纤传输由于其带宽高㊁距离远㊁灵敏度高㊁体积小等优势［７］，已广泛应用于高速数据分析存储设备㊂在此背景下，本文提出了一种ＪＥＳＤ２０４Ｂ－光纤传输接口转换器，并自主设计了ＪＥＳＤ２０４Ｂ接口逻辑，实现了高速数据转换器与存储分析设备之间的数据收发㊂１㊀总体设计方案本文在对ＪＥＳＤ２０４Ｂ接口和光纤传输接口相关协议进行分析后，以ＦＰＧＡ作为硬件控制平台，设计了相应接口逻辑㊁硬件电路与外围测试环境㊂转换器系统整体方案设计如图１所示㊂系统主要划分为ＪＥＳＤ２０４Ｂ接口单元㊁光纤接口单元㊁数据缓存单元以及时钟管理单元㊂ＡＤ采集板卡的ＪＥＳＤ２０４Ｂ接口通过ＦＭＣ（ＦＰＧＡｍｅｚｚａｎｉｎｅｃａｒｄ）插槽与系统的ＪＥＳＤ２０４Ｂ接口单元互连，ＪＥＳＤ２０４Ｂ接口单元接收到的数据经过处理整合后，传输至数据缓存单元进行缓存；光纤接口单元基于Ａｕｒｏｒａ传输协㊀㊀㊀㊀㊀第１２期王红亮等：基于ＦＰＧＡ的ＪＥＳＤ２０４Ｂ－光纤传输接口转换器设计１１１㊀㊀图１㊀系统整体设计结构议，负责将接收数据打包处理并由ＳＦＰ光模块转换为光纤信号向外部设备传输；时钟管理单元负责向ＪＥＳＤ２０４Ｂ接口内部逻辑和外部ＡＤ采集板卡，以及光纤接口内部逻辑提供所需时钟㊂２㊀硬件设计２．１㊀ＪＥＳＤ２０４Ｂ接口单元设计系统与外部采集板卡互连采用ＦＭＣ接口㊂ＦＭＣ接口插拔方便，接口信号类型丰富，包含电源信号㊁ＪＴＡＧ信号㊁ＩＩＣ信号㊁普通用户信号及吉比特信号等，有助于系统针对不同外部采集板卡实现不同的拓展功能，提高系统设计的灵活性［８］㊂其中，吉比特信号引脚信号完整性可保证高达１０Ｇｂｐｓ的信号通信，可满足目前常见采集板卡ＪＥＳＤ２０４Ｂ接口的数据传输要求㊂外部采集板卡多采用ＳＰＩ接口进行工作模式等配置㊂为保证采集板与系统之间ＳＰＩ信号的电平匹配，设计选取４位双电源电平转换芯片ＳＮ７４ＡＶＣ４Ｔ７７４对配置信号进行处理，并在两端信号分别串接阻值为２２Ω的电阻，以防止信号过冲对电路的影响，电路连接如图２所示㊂图２㊀ＳＰＩ接口电平转换电路２．２㊀光纤接口单元设计光纤接口选用ＳＦＰ光模块ＡＦＢＲ－７０３ＡＳＤＺ来实现电信号与光信号的转换与传输㊂ＡＦＢＲ－７０３ＡＳＤＺ支持１０Ｇｂ以太网设备设计，最高线路速率达１０．３１３Ｇｂｐｓ，最大传输距离３００ｍ，可有效传输前端ＪＥＳＤ２０４Ｂ接口单元的数据㊂光纤接口单元电路连接如图３所示㊂图３㊀光纤接口单元硬件连接图光模块的收发数据端口ＲＤ＋㊁ＲＤ－㊁ＴＤ＋㊁ＴＤ－内部采用交流耦合方式，与ＦＰＧＡ内部串行收发器相连，走线阻抗需满足差分阻抗１００Ω，以保证高速传输的信号完整性㊂其利用输入的高速差分逻辑信号来调节内部发送端的激光驱动器电流㊂ＦＰＧＡ通过ＴｘＦＡＵＬＴ和ＲｘＬＯＳ信号检测光模块发送与接收链路故障与否，通过ＴｘＤＩＳ信号控制光信号关断㊂３㊀ＦＰＧＡ内部逻辑设计ＦＰＧＡ平台选用ＸｉｌｉｎｘＫｉｎｔｅｘ系列的ＸＣ７Ｋ３２５Ｔ芯片，其高性能ＨＰＢａｎｋ适配于ＤＤＲ缓存接口，内部集成ＧＴＸ串行收发器，最大线路速率支持１２．５Ｇｂｐｓ㊂ＦＰＧＡ作为系统的逻辑控制核心，完成ＪＥＳＤ２０４Ｂ接口与光纤接口的桥接通信㊂系统上电后，各单元进入初始化阶段，ＦＰＧＡ首先对时钟管理芯片进行配置，确保各单元所需时钟准确无误㊂之后控制ＪＥＳＤ２０４Ｂ接口逻辑向外发送同步信号，通知外部采集板卡启动链路同步，待链路建立完成后，控制数据缓存逻辑接收采集数据，同时光纤接口单元与外部设备链接完成后，开始从缓存中读取数据向外传输㊂３．１㊀ＪＥＳＤ２０４Ｂ接口逻辑设计接口逻辑构建基于ＧＴＸ串行收发器与后端通道逻辑组成的数据流逻辑结构，如图４所示㊂在状态控制逻辑的控制下，外部串行数据由ＧＴＸ串行收发器完成接收，经由通道逻辑部分实现接口协议的相关时序与验证㊂其中，对于ＧＴＸ串行收发器而言，其内部锁相环需要高精度参考时钟以保证初始化等流程正常运行，其后端的数据通路需要用户时钟作为数据流传输基准㊂通道逻辑作为ＧＴＸ数据流的承接部分也需要核心时钟确保正确传输㊂为减少时钟输入资源，系统配置通道逻辑数据通路与ＧＴＸ输出数据通路保持一致，㊀㊀㊀㊀㊀１１２㊀ＩｎｓｔｒｕｍｅｎｔＴｅｃｈｎｉｑｕｅａｎｄＳｅｎｓｏｒＤｅｃ．２０２０㊀图４㊀ＪＥＳＤ２０４Ｂ接口逻辑结构从而保证参考时钟与数据流时钟为同一频率，均由串行收发器的ＭＧＴＲＥＦＣＬＫ差分引脚输入的时钟提供㊂时钟分配逻辑结构如图５所示，输入时钟由ＧＴＸ专用缓冲转换器ＩＢＵＦＤＳ＿ＧＴ转换为单端时钟后，一路直接输出至ＧＴＸ的ＲＥＦＣＬＫ端口，另一路通过全局时钟缓冲ＢＵＦＧ增大扇出能力，然后分别输出至ＧＴＸ的ＲＸ⁃ＵＳＲＣＬＫ端口与通道逻辑的核心时钟［９］㊂图５㊀时钟分配逻辑结构数据流根据ＪＥＳＤ２０４Ｂ协议完成同步与传输，流程如图６所示［１０］㊂首先拉低同步信号ＳＹＮＣ，通知外部采集板卡开始建立链路并发送／Ｋ／码㊂同时拉高ＧＴＸ的复位信号并选择顺序复位，对ＧＴＸ进行初始化，以保证内部锁相环与逻辑功能器件状态稳定㊂待复位完成后，对用于串行数据对齐的特殊字符Ｃｏｍｍａ进行检测㊂检测到Ｃｏｍｍａ字符后，对应检测信号拉高，启动串行数据与时钟的对齐，并将对齐后的数据解串解码㊂解串解码后的并行数据，需要进行／Ｋ／码检测，当连续无误地检测到４个／Ｋ／码后，拉高信号ＳＹＮＣ，协议的码组同步阶段结束㊂初始通道同步阶段开始，外部采集板卡会发送４个包含链路参数的多帧序列，如果序列验证无误，则进入数据传输阶段，链路建立成功；如果验证有误，则回到码组同步阶段，重新初始化ＧＴＸ以及对齐串行数据㊂３．２㊀光纤接口逻辑设计光纤接口逻辑仍依托于ＦＰＧＡ的底层ＧＴＸ串行收发器，同时采用Ａｕｒｏｒａ协议进行传输㊂Ａｕｒｏｒａ是一个轻量级链路层协议，在ＸｉｌｉｎｘＦＰＧＡ中可免费使用，图６㊀协议同步交互流程拓展性强且占用资源成本低，方便用户针对开发需求进行定制，图７是ＡｕｒｏｒａＩＰ的内部逻辑结构㊂图７㊀ＡｕｒｏｒａＩＰ内部逻辑结构针对系统的高速数据流设计需求，设计具体采用Ａｕｒｏｒａ６４Ｂ／６６Ｂ协议，其相较传统８Ｂ／１０Ｂ编码方式的传输开销更低，线路速率更高，最高可达１０．３１２５Ｇｂｐｓ［１１］㊂用户数据接口采用通用化总线接口中的ＡＸＩ４－Ｓｔｒｅａｍ接口，ＡＸＩ４－Ｓｔｒｅａｍ接口面向高速数据流传输，无需考虑地址映射，允许无限制数据突发传输㊂整个接口通过全局逻辑完成通道绑定以及进行通道初始化，由通道逻辑实例化驱动ＧＴＸ串行收发器，处理数据流的解码和编码，并执行错误检验㊂３．３㊀数据缓存逻辑设计数据缓存单元采用基于ＸｉｌｉｎｘＭＩＧＩＰ的乒乓读写操作控制方案，利用对不同存储区域的读写切换有效降低预充电命令与激活命令之间的时间间隔，并且使用超长突发操作减少发送列寻址和读写命令所造成的时间延时［１２］，显著地提高数据传输效率㊂本设计中乒乓操作流程如图８所示，将ＤＤＲ３分为Ａ㊁Ｂ两个Ｂａｎｋ，当初始化完成之后，缓存逻辑以写满ＤＤＲ３中的ＡＢａｎｋ作为开始标志；往ＢＢａｎｋ写数据至写满后，并自ＡＢａｎｋ读出数据至读空，组成一个图８㊀ＤＤＲ３读写乒乓操作流程乒乓操作；同理，自ＢＢａｎｋ读出数据至读空后，并往Ａ㊀㊀㊀㊀㊀第１２期王红亮等：基于ＦＰＧＡ的ＪＥＳＤ２０４Ｂ－光纤传输接口转换器设计１１３㊀㊀Ｂａｎｋ写数据至写满，组成另一个乒乓操作，２个操作循环往复；数据传输结束时，缓存逻辑将ＡＢａｎｋ中数据读出，作为ＤＤＲ３中数据缓存结束的唯一标志㊂另外，由于只是一块ＤＤＲ３及一个ＭＩＧＩＰ来实现乒乓操作，其中命令地址线是共用的，因此该设计利用分时复用的方法来达到读写数据线和地址线的调用㊂４㊀测试验证为测试系统ＪＥＳＤ２０４Ｂ接口单元功能完整性，外部采集板卡选用具有ＪＥＳＤ２０４Ｂ接口的ＡＤＳ５４Ｊ６０ＥＶＭ采集板，其采样分辨率为１６位，采样率设为５００Ｍｓｐｓ，传输编码方式为８Ｂ／１０Ｂ，则测试链路的线路速率为１０Ｇｂｐｓ㊂由信号源向采集板卡提供２．５ＭＨｚ的模拟正弦波信号输入，Ｖｉｖａｄｏ软件与ＩＬＡ核抓取ＦＰＧＡ内部逻辑信号，功能测试结果如图９所示㊂可以看出，在ＧＴＸ复位完成及Ｃｏｍｍａ码检测对齐正确后，通道恢复出正确的Ｋ码，并按顺序完成码组同步，初始通道同步，用户数据传输各阶段，采集到稳定平滑的正弦波信号，ＪＥＳＤ２０４Ｂ链路建立成功㊂图９㊀ＪＥＳＤ２０４Ｂ单元板级逻辑验证时序图其次，测试系统整体链接传输功能㊂为方便数据观测，将采集板卡配置为测试模式，发送连续递增数据序列，并将光纤接口单元与外部高速存储测试记录仪互连㊂序列发送周期为１０００个采样点，双通道数据链路发送，ＦＰＧＡ内部数据抓取结果如图１０所示，高速存储记录仪记录数据结果如图１１所示㊂结果显示，采集板数据可通过系统稳定无误的传输至高速存储记录仪㊂图１０㊀递增序列板级逻辑数据抓取结果５㊀结束语本文设计了一种ＪＥＳＤ２０４Ｂ－光纤传输接口转换器，实现了ＪＥＳＤ２０４Ｂ接口与光纤接口的桥接传输，拓展ＪＥＳＤ２０４Ｂ信号的通用性与传输距离，使之能与高速数据分析存储设备对接㊂通过测试，链路传输速率可达１０Ｇｂｐｓ，且数据传输稳定无误，符合设计要求㊂本文为高速数据采集传输领域的提供了一种解决方图１１㊀高速存储记录仪数据记录结果案，对与ＪＥＳＤ２０４Ｂ接口自主化的进一步研究具有参考意义㊂参考文献：［１］㊀董伟涛，伊小素，曾华菘，等．基于ＦＰＧＡ的ＳｐａｃｅＦｉｂｒｅ－ＵＳＢ３．０接口卡设计［Ｊ］．仪表技术与传感器，２０１９（８）：２７－３１．［２］㊀田瑞，刘马良．ＪＥＳＤ２０４Ｂ协议的高速串行转换器接口［Ｊ］．西安电子科技大学学报，２０１７，４４（４）：６９－７４．［３］㊀胥京宇．ＪＥＳＤ２０４：更先进的高速转换器至ＦＰＧＡ接口标准［Ｊ］．世界电子元器件，２０１３（６）：６８－６９．［４］㊀ＳＰＩＲＩＤＯＮＳ，ＹＡＮＨ，ＥＢＥＲＨＡＲＴＨ．Ａｌｉｎｅａｒｉｔｙｉｍｐｒｏｖｅｍｅｎｔｔｅｃｈｎｉｑｕｅｆｏｒｏｖｅｒｃｏｍｉｎｇｓｉｇｎａｌ⁃ｄｅｐｅｎｄｅｎｔｉｎｄｕｃｅｄｓｗｉｔｃｈｉｎｇｔｉｍｅｍｉｓｍａｔｃｈｉｎＤＡＣ－Ｂａｓｅｄｔｒａｎｓｍｉｔｔｅｒｓ［Ｃ］．ＥｕｒｏｐｅａｎＳｏｌｉｄ⁃ＳｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ（ＥＳＳＣＩＲＣ），２０１５：３４７－３４７．［５］㊀王红亮，曹京胜．基于ＪＥＳＤ２０４Ｂ协议的数据采集接口设计与实现［Ｊ］．电测与仪表，２０１８，５５（７）：８７－９１．［６］㊀冯克迁．ＪＥＳＤ２０４Ｂ协议在Ｘｉｌｉｎｘ系列ＦＰＧＡ上的设计与实现［Ｄ］．成都：电子科技大学，２０１９．［７］㊀刘祯，王世明，方子穆．光纤通信技术与光纤传输系统的研究［Ｊ］．中国新通信，２０１９，２１（３）：１．［８］㊀罗义军，陈松．基于ＰＣＩｅ接口的高速数据采集系统［Ｊ］．仪表技术与传感器，２０１９（５）：９１－９５．［９］㊀Ｘｉｌｉｎｘ．ＬｏｇｉＣＯＲＥＩＰＪＥＳＤ２０４ｖ７．２ＰｒｏｄｕｃｔＧｕｉｄｅ［ＤＢ／ＯＬ］．ｈｔｔｐ：／／ｗｗｗ．ｘｉｌｉｎｘ．ｃｏｍ，２０１７．［１０］㊀ＪＥＤＥＣ．ＪＥＳＤ２０４Ｂ．ＳｅｒｉａｌＩｎｔｅｒｆａｃｅｆｏｒＤａｔａＣｏｎｖｅｒｔｅｒｓ［Ｓ］．３１０３Ｎｏｒｔｈ１０ｔｈＳｔｒｅｅｔＳｕｉｔｅ２４０ＳｏｕｔｈＡｒｌｉｎｇｔｏｎ：ＪＥＤＥＣ，ＪＡＮＵＡＲＹ２０１２．［１１］㊀Ｘｉｌｉｎｘ．ＬｏｇｉＣＯＲＥＩＰＡｕｒｏｒａ６４Ｂ／６６Ｂｖ１２．０ＰｒｏｄｕｃｔＧｕｉｄｅ［ＤＢ／ＯＬ］．ｈｔｔｐ：／／ｗｗｗ．ｘｉｌｉｎｘ．ｃｏｍ，２０１９．［１２］㊀项力领，刘智，杨阳，等．单片ＳＤＲＡＭ的数据读写乒乓操作设计［Ｊ］．长春理工大学学报（自然科学版），２０１３，３６（５）：１４０－１４３．作者简介：王红亮（１９７８ ），副教授，博士，主要研究方向为测试系统集成㊁目标检测与识别㊁应用软件开发㊁超声成像等㊂Ｅ⁃ｍａｉｌ：ｗｈｌ＿ｎｕｃ＠１６３．ｃｏｍ和爽（１９９５ ），硕士研究生，主要研究方向为高速数字总线接口技术㊂Ｅ⁃ｍａｉｌ：１３０６０２４２１７＠ｓｔ．ｎｕｃ．ｅｄｕ．ｃｎ。
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总第180期2009年第6期舰船电子工程
ShipElectronicEngineeringVol.29No.6
173
基于FPGA的以太网接口数据采集器设计与实现3赵智勇1) 邹文胜2)(海军驻宜昌地区军事代表室
1) 宜昌 443005
)
(海声科技有限公司
2) 宜昌 443005
)
摘 要 基于FPGA的以太网接口数据采集器为水下声信号的采集和记录及水下声环境的分析提供了一种新的解决方案。着重研究了基于FPGA的以太网接口三通道数据采集和存储记录系统的设计和实现方法。关键词 数据采集;FPGA;以太网;水声环境中图分类号 TN929.3
DesignandImplementationofDataAcquisitionbyEthernetBasedonFPGA
ZhaoZhiyong1) ZouWensheng2)(MilitaryRepresentativeOfficeofNavyStationedinYichangArea1),Yichang 443005)(HaiShengScienceandTechnologyLimitedCompany2),Yichang 443005)
Abstract
ThedataacquisitionmachinebasedonFPGAandEnthernetoffersanewsolutionfortheunderwatersound
signalacquisitionandrecording.Thesolutionalsoprovidestheunderwatersoundenvironmentanalysis.Itemphasizesthedesignandsolutionofthethree-channelsdataacquisitionandstoragesystembasedontheFPGAandEnthernetinterface.Keywords
dataacquisition,FPGA,enthernet,underwaterenvironment
ClassNumber TN929.3
1 引言近年来,随着水声技术和数字信号处理技术的发展,从水下声信号中提取更多有用信息并将其实时采集存储成为数字信号处理应用方向之一。再经过分析和研究水声信号,可充分了解水下声环境并制定有效的信号处理方案,这在水声产品研制前期尤为重要。在此过程中不仅要对模拟信号进行采集、量化(数据采集器),同时还要考虑数据记录接口的通用性。本文介绍了基于FPGA的以太网接口的数据采集器的分析和设计方法,为水下声信号的采集和实时记录及水下声环境的分析提供了一种新的解决方案。2 系统基本结构及设计思想数据采集器分为湿端和干端两部分。湿端由一只二维矢量传感器(内含前置放大器)和一只电罗经组成;干端由后置放大模块、数据转换模块、UDP协议栈模块、以太网接口模块、电源模块组成。干端通过以太网接口与PC机连接,主要功能是将来自矢量传感器的三通道模拟信号数字化,与电罗经的数据打包后通过以太网接口送给PC机,
PC机将数据保存在硬盘中,同时显示三通道的时域波形和频谱及电罗经的真方位;PC机可以控制三通道放大器的增益。数据采集器基本框图如图
3收稿日期:2009年2月17日,修回日期:2009年3月23日作者简介:赵智勇,男,工程师,研究方向:电子技术。邹文胜,男,工程师,研究方向:电子技术。174 赵智勇等:基于FPGA的以太网接口数据采集器设计与实现总第180期1所示。图1 数据采集器基本框图数据采集器其主要设计思想如下:1)选用低功耗、低噪声器件,使系统噪声级位于16bit的3～4bit;2)通道数为3,通道带宽为20Hz～5kHz,通道增益可控;3)使用串行输出A/D,16位分辨率,三通道同步采集;4)使用FPGA(可编程逻辑器件)与A/D接口;5)电罗经与采集器干端通过RS422口连接;6)使用内部含物理层(PHY)的媒体访问控制器(MAC)实现以太网接口;7)网络传输使用UDP协议,在FPGA中用硬件实现UDP协议栈。3 关键模块的设计3.1 采集控制器数据采集器选用一片FPGA作为控制器,在FPGA中实现数据转换控制、UDP协议栈、以太网接口等功能模块。数据转换控制模块完成模拟信号到数字信号的转换、A/D串行数据到并行数据的转换,接受PC机的增益控制命令,并通过D/A控制压控放大器的增益。数据采集器要实现三个通道模拟信号的同步采集并接收电罗经的方位数据,同时还需与媒体访问控制器交换数据,这就要求采集控制器能够提供足够多的输入和输出端口。而FPGA(现场可编程门阵列)的特点是:可使用的端口数量多、内部逻辑可按使用需要编程、非常少的外围支持器件。采用FPGA作为采集控制器可以使系统设计简单、可靠,并且有很强的灵活性[1～2]。系统中FPGA选用Altera公司CYCLONE系列中的EP1C6Q240作为采集控制器。CY2CLONE系列采用了新的可编程逻辑架构,具有低功耗等特点[3]。3.2 UDP协议栈UDP是一种简单的面向报文的传输层协议,不提供可靠性支持,它把应用程序交下来的报文添加首部后向下交付给IP层发送出去。虽然UDP
不保证可靠交付,但是它占用的资源较少,瞬时数据量波动较小,对网络带宽的利用能力较好。在数据传输需要保证实时性时可以通过设计应用层协议提高UDP的传输质量,如可用采用冗余法:在发送端的数据流中加入冗余信息,接收端利用这些冗余信息,可恢复丢失的数据包,在带宽允许的情况下,只要误差在可接受的范围,UDP方式可以满足实时数据传输的要求。因此本文选用UDP协议。在PC机中,协议栈是由软件实现,因为PC机的主频很高,所以协议栈的效率比较高,数据传输速率就比较高。在FPGA中可实现的软处理器主频较低,其软件协议栈的效率就很低,数据传输速率就较低。必须在FPGA中用硬件逻辑来实现协议栈才能使协议栈的效率满足要求。TCP/IP协议栈是一个四层协议系统,每一层负责不同的功能。发送数据时根据每一层的协议将数据封装本层协议中并送往下一层协议,最后将封装好的数据送往以太网控制器,以太网控制器按照规定的速率将数据发送出去,接收数据是一个解封装的过程。UDP协议封装和解封装的过程如图2所示[4]。
图2 UDP协议栈封装和解封装过程3.3 以太网接口以太网控制器(NIC)选用的是SMSC公司为嵌入式的快速以太网应用而设计的第三代NIC
LAN91C111,其内部含有一个用于双绞线传输的100Base2TX/10Base2T物理层PHY,还有一个用于与外部PHY连接的MII媒体独立接口[5]。
图3 LAN91C111的32位方式读写时序 LAN91C111支持8位、16位和32位的主机接口,为了提高数据交换的效率,FPGA与MAC2009年第6期舰船电子工程175
图4 LAN91C111的32位方式写时序仿真之间采用32位方式接口[6]。图3为32位方式读写时序,图4为写时序仿真。
4 数据记录和显示数据的存储、记录和显示在PC机上完成。PC
机按照BIN文件的格式将收到数据保存在硬盘上,同时将原始数据解包。实时显示电罗经的真方位和通道增益,实时显示三通道的时域波形。在操作界面上可以选择显示任一通道的频谱LOFAR
图。通过观察时域波形,可以判断通道的增益是否合适,并可通过操作界面对增益进行调整。数据的存储记录和显示程序使用BorlandC+
+Builder6开发完成。
5 结语本文详细地阐述了基于FPGA的多通道数据
采集系统的设计及FPGA和以太网控制器接口的方法。在设计过程中充分利用了FPGA开发平台QUARTUSⅡ的仿真功能对每个功能模块进行了正确性验证;在调试过程中利用WinPcap软件捕获网络数据包的功能使网络的调试工作变得简单,
确保了系统设计和实现的顺利完成,性能指标达到了预期要求。
参考文献[1]褚振勇,翁木云.FPGA设计及应用[M].西安:西安电子科技大学出版社,2002
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(上接第148页)5 结语数字校园管理规划系统将为校园规划、管理提供了最直观的表现形式。系统采用三维成像、虚拟现实技术实现进行三维场景的漫游功能,将校园景观三维可视化,既可以为校园树立良好的形象,让用户足不出户就可了解校园环境和有关介绍信息,
体验身临其境的感受;还可以作为校园规划管理的有力工具,从而提高校园管理的现代化水平。与此同时,在将其与校园的有关信息相结合后,可以改掉过去呆板的二维界面,提供给用户一个三维可视化的、有声有色的信息介绍与查询环境。
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