实验位同步

实验9位同步提取实验

一、实验目的

1．掌握数字基带信号的传输过程；

2．熟悉位定时产生与提取位同步信号的方法。

3. 掌握数字锁相环的组成、工作原理及在位同步恢复中的应用

二、实验内容

1、观察位同步电路信号波形及特性。

2、观察数字锁相环提取位同步的相位抖动。

三、实验原理

位同步也称为位定时恢复或码元同步。即从接收信号中设法恢复出与发端频率相同的码元时钟信号，保证解调时在最佳时刻进行抽样判决，以消除噪声干扰所导致的解调接收信号的失真，使接收端能以较低的错误概率恢复出被传输的数字信息。

位同步的实现方法分为外同步法和自同步法两类。由于目前的数字通信系统广泛采用自同步法来实现位同步。

采用自同步法实现位同步首先会涉及两个问题：

（1）如果数字基带信号中确实含有位同步信息，即信号功率谱中含有位同步离散谱，就可以直接用基本锁相环提取出位同步信号，供抽样判决使用；

（2）如果数字基带信号功率谱中并不含有位定时离散谱时，怎样才能获得位同步信号。数字基带信号本身是否含有位同步信息与其码型有密切关系。二进制基带信号中的位同步离散谱分量是否存在，取决于二进制基带矩形脉冲信号的占空比。若单极性二进制矩形脉冲信号的码元周期为Ts，脉冲宽度为τ，则NRZ 码的τ＝Ts，则NRZ码除直流分量外不存在离散谱分量，即没有位同步离散谱分量1/Ts；RZ码的τ满足0<τ

（1）如原始数字基带码为NRZ码，若传输信道带宽允许，可将NRZ码变换为RZ码后进行解调；

（2）如调制时基带码采用NRZ码，就必须在接收端对解调出的基带信号进行码变换，即将NRZ码变换成RZ码，码变换过程实质上是信号的非线性变换过程，最后再用锁相环（通常为数字锁相环）提取出位同步信号离散谱分量。将NRZ码变为RZ码的最简单的办法是对解调出的基带NRZ码进行微分、整流，即可得到归零窄脉冲码序列。

2.数字锁相法同步时钟提取原理框图

框图说明：

1．设要提取的同步时钟频率为f，则要求晶体振荡器的振荡频率为mf 赫兹，其中m

为分频器的分频系数。

2．窄脉冲形成器的作用是将振荡波形变成窄脉冲。图中两个窄脉冲形成电路的输出信

号要求刚好相差。180 。

3．添门为常闭门，在没有滞后脉冲控制时，此门始终关闭，输出低电平；扣门为常开

门，若无超前脉冲控制时，则来自晶体振荡器的脉冲信号顺利通过扣门。晶振信号（频率为mf 赫兹）经过或门到达m 分频器，输出频率为f 赫兹的脉冲信号。该信号再经过脉冲形成电路，输出规则的位同步脉冲信号。

4．比相器的功能是比较接收码元与m 分频器输出信号（即本地时钟信号）之间的相

位关系，若本地时钟信号超前于接收码元的相位，则比相器输出一个超前脉冲，加到扣门，扣除一个晶振脉冲，这样分频器的输出脉冲的相位滞后了1/m 周期。若本地时钟信号的相位滞后于接收码元的相位，比相器输出一个滞后脉冲，加到添门，控制添门打开，加入一个晶振脉冲到或门。由于加到添门的晶振信号与加到扣门的晶振信号的相位相差Л，即这两路晶振信号脉冲在时间上是错开的，因此当从添门加入一个晶振脉冲到或门时，相当于在扣门输出的晶振信号中间插入了一个窄脉冲，也就使分频器输入端添加了一个脉冲，这样分频器输出相位就提前了1/m 周期。整个数字锁相环路按上述方式，反复调整本地时钟相位，以实现位同步。

从图11-2 中，可清楚地理解添扣脉冲的原理

添扣脉冲原理框图

比相器的功能是比较接收码元与m分频器输出信号（即本地时钟信号）之间的相位关系，若本地时钟信号超前于接收码元的相位，则比相器输出一个超前脉冲，加到扣门，扣除一个晶振脉冲，这样分频器的输出脉冲的相位滞后了1/m周期。若本地时钟信号的相位滞后于接收码元的相位，比相器输出一个滞后脉冲，加到添门，控制添门打开，加入一个晶振脉冲到或门。由于加到添门的晶振信号与加到扣门的晶振信号的相位相差Л，即这两路晶振信号脉冲在时间上是错开的，因此当从添门加入一个晶振脉冲到或门时，相当于在扣门输出的晶振信号中间插入了一个窄脉冲，也就使分频器输入端添加了一个脉冲，这样分频器输出相位就提前了1/m周期。整个数字锁相环路按上述方式，反复调整本地时钟相位，以实现位同步。位同步系统的性能通常是用相位误差、建立时间、保持时间等指标来衡量。数字锁相法位同步系统的性能如下。

①相位误差

数字锁相法提取位同步信号时，相位误差主要是由于位同步脉冲的相位在跳变地调整所引起的。因为每调整一步，相位改变2π/m（m是分频器地分频次数），故最大的相位误差为2π/m。上面已经求得数字锁相法位同步的相位误差有时不用相位差而用时间差Te来表示相位误差。因每码元的周期为T，故得Te=T/m

②同步建立时间ts

同步建立时间即为失去同步后重建同步所需的最长时间。为了求这个最长时间，令位同步脉冲的相位与输入信号码元的相位相差T/2秒，而锁相环每调整一步仅能移T/m秒，故所需最大的调整次数为

m/2

接收随机数字信号时，可近似认为两相邻码元中出现01、10、11、00的概率相等，其中，有过零点的情况占一半。由于数字锁相法中是从数据过零点中提取作比相用的标准脉冲的，因此平均来说，每2T秒可调整一次相位，故同步建立时间为

mT秒

③同步保持时间tc

当同步建立后，一旦输入信号中断，由于收发双方的固有位定时重复频率之间总存在频差ΔF，收端同步信号的相位就会逐渐发生漂移，时间越长，相位漂移量越大，直至漂移量达到某一准许的最大值，就算失步了。

设收发两端固有的码元周期分别为T1=1/F和T2=1/F，

则

tc=1/ ΔFK

实验框图：

四．实验内容

1拨码器“4SW02”（G）设置为“00001”，4P01产生32K的15位m序列输出；拨码器“39SW01”（I）设置为“0011”，“复接/解复接、同步技术模块”工作在32K码元同步功能；按动SW01（AB）按钮，使“L01”指示灯亮，“PSK DPSK”输出为PSK调制；将“PSK QPSK解调模块”两个跳线（38K01和38K02）开关插到左侧，选择PSK解调模式。

2．数字同步各测量点信号波形观察

（1）按前面PSK实验，调整好电路状态，特别注意使“4P01”(G)与“38P02”(C)两点波形一致

（可以反相），若不一致应调整38W01电位器。两波形一致

2）用示波器观测“39P06”（I）和“39P07”（I）,记录提取的同步时钟和同步后的信号；

（3）用示波器观测“38P02”(C)和39P07”（I），对比同步前和同步后的数据（可以减小示波器的扫描时间，观察波形细节），分析其差别。同步前码元相对时钟会有抖动，同步后的码元和

时钟完全同步。

6．关机拆线实验结束，关闭电源，拆除信号连线，并按要求放置好实验模块。

五、实验问题解答

1、设数字环固有频差为△f，允许同步信号相位抖动范围为码元宽度Ts的η倍，求同步保持时间tc及允许输入的NRZ码的连“1”或“0”个数最大值。

答：同步保持时间：tc＝1/△fK，允许输入的NRZ码的连“1”或连“0”个数的最大值为η。

2、数字环同步器的同步抖动范围随固有频差增大而增大，试解释此现象。

答：由公式tc＝1/△fK，当固有频差增大时，同步保持时间减小，那么抖动范围就增大。

3、若将AMI码或HDB3码整流后作为数字环位同步器的输入信号，能否提取出位同步信号？为什么？对这两种码的连“1”个数有无限制？对AMI码的信息代码中连“0”个数有无限制？对HDB3码的信息代码中连“0”个数有无限制？为什么？

答：可以提取位同步信号，因为整流后的AMI码或HDB3码为NRZ码，自然可以提取。对这两种码连“1”个数有限制，对AMI码的信息代码中连“0”个数有限制，对HDB3码的信息代码中连“0”个数无限制，因为其连零个数不超过4个。