HVDL语言仿真3-8译码器 龙琳
仿真用与非门组成的3-8译码器(74HC138)
贵州大学
电路EDA电路技术课程考
核报告
姓名：田泽民
学号：PZ082014131 班级：08级计维班
一、实验目的：
1、会PSpice软件的仿真应用。
2、知道全加器的原理，进行仿
真。
二、实验名称：
仿真用与非门组成的3-8译码器（74HC138）。
三、实验内容：
画出电路图，进行参数的设置，截图，分析得到仿真结果。
四、实验原理：
译码器74HC138有三个附加的控制端，当状态为（1，0，0）时，译码器工作。
输入端A2,A1,A0;输出端Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7.
五、实验过程：
1、实验电路：
2、参数设置：
DSTM4、DSTM5、DSTM6高低电平交互的时间分别设为：4ms、2ms 和1ms，0—30ms，步长为5ms
3、仿真结果：
从上图可以看出，当输入端为000的时候选择Y0输出，当输入端为001的时候选择Y1输出……
010 Y2 011 Y3 100 Y4
101 Y5 110 Y6 111 Y7
４、真值表对照：
５、结果截图（与理论值相符）：
六、实验结论：
本次实验,所得到的显示结果与预计：完全相同,因而证明本次实验是正确的。
七、实验总结：
进行参数设置的时候，时间不能设得太短，最好是以（ms）为单位。
在输入端时间设置应该注意取到每个输入组合，否则实验就不一定仿真出真实的结果。
3-8译码器
可编程逻辑器件技术项目报告项目六任务一3-8译码器班级：14电子一班姓名：陈振宇组别：7组广东水利电力职业技术学院1.设计要求（1）用VHDL 语言设计一个3-8译码器的程序。
输入是3位二进制数，输出是对应的十进制0～7。
（2）编写完程序之后并在开发系统上进行硬件测试。
2.设计方案（1）将输入的二值代码转换成对应的高低电平信号，称为译码。
它是编码的反操作。
实现译码操作的电路称为译码器。
译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。
设二进制译码器的输入端为N 个，则输出端为2N 个，且对应于输入代码的每一种状态，2N 个输出中只有一个为1（或为0），其余全为0（或为1）。
以3-8译码器为例：输入3位二进制代码，输出8个互斥的信号。
（2）由3-8译码器的特性，可得出以下真值表（表1-1）：2A1A0A 0Y1Y 2Y 3Y 4Y 5Y 6Y 7Y0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 11113.设计过程及程序（1）过程：打开quartusII；创建新工程；新建VHDL文件；输入源程序；编译；引脚分配；再编译；连接好开发板；下载到可编程逻辑器件。
（2）VHDL源程序：library ieee;use ieee.std_logic_1164.all;entity yima isport(a:in std_logic_vector(2 downto 0);y:out std_logic_vector(7 downto 0));end yima;architecture behav of yima isbeginwith a selecty <= "00000001" when "000","00000010" when "001","00000100" when "010","00001000" when "011","00010000" when "100","00100000" when "101","01000000" when "110", "10000000" when "111", "00000000" when others; end behav;4.引脚分配a[2] Input PIN_34 a[1] Input PIN_33 a[0] Input PIN_30 y[7] Output PIN_100 y[4] Output PIN_97 y[3] Output PIN_96 y[2] Output PIN_95 y[1] Output PIN_92 y[0]OutputPIN_91表1-25.硬件下载实验现象描述通过拨动3个拨码开关，观察实验现象，即7段数码管亮灭情况。
EDA实验一3-8译码器的设计
图 2-3 New Project Wizard 窗口 2. 点击 next，在出现的对话框中输入如下项目信息：
a. 项目路径，如：D:\EDA experiment\decoder38; b.项目名称，如：decoder38。如图 2-4 所示：
图 2-4 项目路径和项目名称对话框 3. 点击 2 次 next 后，出现如图 2-5 所示的对话框：
LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY decoder38_tb IS END decoder38_tb; ARCHITECTURE Behavior OF decoder38_tb IS 验中发现的问题： 1、程序代码输入后，但是编译有错误，经检查后发现在该语句 Y: OUT
STD_LOGIC_VECTOR(7 DOWNTO 0))中最后有两个括号，但是因为马虎， 少输入一个括号导致编译错误； 2、修改上面的错误后编译，仍然出现错误，多次检查后未发现错误， 询问老师后得知需要改一个文本文件中的代码，修改完毕编译，错误 得以解决，程序正常运行； 3、没有采用实验报告册的测试程序，而是经老师帮助直接运用了工 具栏中的仿真软件进行仿真的，但是仿真过程不大熟悉，先是没有找
a.Device family 中选择 Cyclone IV E; b.Available devices 中选择 EP4CE115F29C7.
图 2-5 器件选择窗口 4. 点击 next 后，出现 EDA 工具设置对话框。在 Simulation 一行中，Tool Name 选择
ModelSim-Altera，Fomat(s)选择 VHDL，如图 2-6 所示。
图 2-19 三八译码器仿真结果
20. 分配管脚：在 Quartus II 界面下，点击 Processing->Start->Start Analysis & Elaboration， 在弹出的对话框中点击 ok。 21. 点击 Assignments->Pin Planner，打开 Pin Planner 对话框，如图 2-20 所示。
实验三+3-8译码器仿真及实现
实验三3-8译码器仿真及实现姓名：学号：班级：日期：一、实验目的和要求本次实验使用Verilog 硬件描述语言在DE1开发平台上设计一个基本组合逻辑电路3-8 译码器，并完成功能仿真和时序仿真。
二、实验环境1、PC机，Pentium 4 2.0G以上，内存1G以上，硬盘500G以上，1024×768彩显，USB接口，网络接口，串口。
2、友晶DE1开发板和相关配件。
3、软件：Windows XP或者Windows 7操作系统，DE1配套光盘。
三、实验内容1、编写3-8的Verilog程序。
2、构建仿真波形文件，实现QuartusII的功能仿真和时序仿真。
3、下载设计到DE1，观察译码输出。
四、实验步骤1、建立Quartus 工程：1）打开Quartus II 工作环境。
2）点击菜单项File->New Project Wizard 帮助新建工程。
3）输入工程目录、工程文件名以及顶层实体名。
自己起名字，例如学号加38等。
注意：输入的顶层实体名必须与之后设计文件的顶层实体名相同，默认的顶层实体名与工程文件名相同，本类实验均采用这种命名方法以便于管理。
不要使用Quartus II的根目录作为工程目录。
4）添加设计文件。
如果用户之前已经有设计文件（比如.v 文件）。
那么直接添加相应文件，如果没有完成的设计文件，点击Next 之后添加并且编辑新的设计文件。
5）选择设计所用器件。
由于本次实验使用 Altera 公司提供的DE1 开发板，用户必须选择与之相对应的FPGA 器件型号，如下图：6）设置 EDA 工具。
设计中可能会用到的EDA 工具有综合工具、仿真工具以及时序分析工具。
本次实验中不使用这些工具，因此点击Next 直接跳过设置。
7）查看新建工程总结。
在基本设计完成后，Quartus II 会自动生成一个总结让用户核对之前的设计，确认后点击Finish 完成新建。
8）培养良好的文件布局。
Quartus II 默认把所有编译结果放在工程的根目录，为了让Quartus II 像Visual Studio 等IDE 一样把编译结果放在一个单独的目录中，需要指定编译结果输出路径。
3-8译码器设计
《EDA技术》课程实验报告学生姓名：张叶所在班级：通信1301指导教师：黄科老师记分及评价：一、实验名称实验4：3-8译码器的设计二、任务及要求【基本部分】1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成3-8译码器的设计并进行时序仿真。
2、设计完成后生成一个元件，以供更高层次的设计调用。
3、实验箱上进行验证。
【发挥部分】设计4-8译码器，完成仿真并封装成一个元件；新建原理图，调用一片74161和所设计的4-8译码器，完成具有16种花样的循环LED灯控制器的设计，并在实验箱上进行验证。
三、实验程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity ky isport(A :in std_logic_vector(2 downto 0);Y :out std_logic_vector(7 downto 0));end entity ky;architecture ky_a of ky isbeginprocess(A)begincase A iswhen "000" => Y<="11111110";when "001" => Y<="11111101";when "010" => Y<="11111011";when "011" => Y<="11110111";when "100" => Y<="11101111";when "101" => Y<="11011111";when "110" => Y<="10111111";when others => Y<="01111111"; end case;end process;end architecture ky_a;四、仿真及结果分析仿真结果五、硬件验证1、引脚锁定情况表：引脚情况锁定表六、小结在本次实验中，老师教我们用QuartusII软件设计并仿真了3-8译码器。
实验一3-8译码器的设计
1）输入项目文件名(File/Project/Name) 2）输入源文件(图形、VHDL、AHDL、 Verlog和波形输入方式) (Max+plusⅡ/graphic Editor； Max+plusⅡ/Text Editor； Max+plusⅡ/Waveform Editor) 3）指定CPLD型号(Assign/Device) 4）设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis)
5）保存并检查源文件(File/project/Save & Check) 6）保存和编译源文件(File/project/Save & Compile) 7）指定管脚(Max+plusⅡ/Floorplan Editor) 8）生成波形文件(Max+plusⅡ/Waveform Editor) 9）仿真(Max+plusⅡ/Simulator) 10）下载配置(Max+plusⅡ/Programmer)
e、下图为３-８译码器元件安放结果。
２）添加连线到器件的引脚上： 把鼠标移到元件引脚附近，则鼠标自动由箭头 变为十字，按住鼠标左键拖动，即可画出连线。
３）标记输入／输出端口属性: 双击输入端口的“PINNAME”，当变成黑色时， 即可输入标记符并回车确认；输出端口标记方法 类似。本译码器的三输入端分别标记为：A、B、C； 其八输出端分别为：Y0、Y1、Y2、Y3、Y4、Y5、 Y6、Y7。如下图所示。
（5）选择菜单 Options： Font_____________字形； Text Size________文本尺寸； Line Style_______线型； Rubberbanding_________橡皮筋； Show Parameters_______显示参数； Show Probe___________显示探头； Show/Pins/Locations/Chips__________显示管脚，位置，芯片； Show Cliques&Timing Requirements__显示功能组，时间需求； Show Logic Options________________显示逻辑设置； Show All_______________显示全部； Show Guidelines…_______显示向导； User Libraries…_________用户库； Color Palette…__________调色板； Preferences…___________设置。
仿真用与非门组成的3-8译码器(74HC138)
贵州大学
电路EDA电路技术课程考
核报告
姓名：田泽民
学号：PZ082014131 班级：08级计维班
一、实验目的：
1、会PSpice软件的仿真应用。
2、知道全加器的原理，进行仿
真。
二、实验名称：
仿真用与非门组成的3-8译码器（74HC138）。
三、实验内容：
画出电路图，进行参数的设置，截图，分析得到仿真结果。
四、实验原理：
译码器74HC138有三个附加的控制端，当状态为（1，0，0）时，译码器工作。
输入端A2,A1,A0;输出端Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7.
五、实验过程：
1、实验电路：
2、参数设置：
DSTM4、DSTM5、DSTM6高低电平交互的时间分别设为：4ms、2ms 和1ms，0—30ms，步长为5ms
3、仿真结果：
从上图可以看出，当输入端为000的时候选择Y0输出，当输入端为001的时候选择Y1输出……
010 Y2 011 Y3 100 Y4
101 Y5 110 Y6 111 Y7
４、真值表对照：
５、结果截图（与理论值相符）：
六、实验结论：
本次实验,所得到的显示结果与预计：完全相同,因而证明本次实验是正确的。
七、实验总结：
进行参数设置的时候，时间不能设得太短，最好是以（ms）为单位。
在输入端时间设置应该注意取到每个输入组合，否则实验就不一定仿真出真实的结果。
方案一3-8译码器
方案一3-8译码器译码器和编码器译码器(Decoder)和编码器(Encoder)是数字系统中广泛使用的多输入多输出组合逻辑部件。
一. 译码器译码器的功能是对具有特定含义的输入代码进行"翻译"，将其转换成相应的输出信号。
译码器的种类很多，常见的有二进制译码器、二-十进制译码器和数字显示译码器。
1．二进制译码器(1) 定义二进制译码器:能将n个输入变量变换成2n个输出函数，且输出函数与输入变量构成的最小项具有对应关系的一种多输出组合逻辑电路。
(2) 特点●二进制译码器一般具有n个输入端、2n个输出端和一个(或多个)使能输入端。
●在使能输入端为有效电平时，对应每一组输入代码，仅一个输出端为有效电平，其余输出端为无效电平(与有效电平相反)。
●有效电平可以是高电平(称为高电平译码)，也可以是低电平(称为低电平译码)。
(3) 典型芯片常见的MSI二进制译码器有2-4线(2输入4输出)译码器、3-8线(3输入8输出)译码器和4-16线(4输入16输出)译码器等。
图7.7(a)、(b)所示分别是T4138型3-8线译码器的管脚排列图和逻辑符号。
数字显示译码器是驱动显示器件(如荧光数码管、液晶数码管等)的核心部件，它可以将输入代码转换成相应数字，并在数码管上显示出来。
常用的数码管由七段或八段构成字形，与其相对应的有七段数字显示译码器和八段数字显示译码器。
例如，中规模集成电路74LS47，是一种常用的七段显示译码器，该电路的输出为低电平有效，即输出为0时，对应字段点亮；输出为1时对应字段熄灭。
该译码器能够驱动七段显示器显示0～15共16个数字的字形。
输入A3、A2、A1和A0接收4位二进制码，输出Q a、Q b、Q c、Q d、Q e、Q f和Q g分别驱动七段显示器的a、b、c、d、e、f和g段。
（74LS47逻辑图和真值表可参见教材中有关部分。
）七段译码显示原理图如图7.8(a)所示，图7.8(b)给出了七段显示笔画与0～15共16个数字的对应关系。
3-8译码器
组合电路——3-8译码器的设计一、实验目的1、通过一个简单的3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、熟悉原理图输入及仿真步骤。
3、掌握组合逻辑电路的静态测试方法。
4、初步了解可编程器件设计的全过程。
5、理解硬件描述语言和具体电路的映射关系。
二、硬件要求主芯片Altera EPM7128SLC84-15，时钟。
三、实验内容描述一个3线-8线译码器，使能端为g1、g2a、g2b，地址选择端为a、b、c，输出端为总线y。
四、实验原理三-八译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输入端低电平有效输出端从零到八记，标号为N输出端输出低电平表示有信号产生，而其它则为高电平表示无信号产生。
三个输入端能产生的组合状态有八种。
电路符号：3-8译码器器工作原理框图。
如图1所示。
图1五、实验源程序：decoder3_8.vhdlibrary ieee;use ieee.std_logic_1164.all;entity decoder3_8 isport(a,b,c,g1,g2a,g2b:in std_logic;y:out std_logic_vector(7 downto 0));end ;architecture rtl of decoder3_8 issignal dz:std_logic_vector(2 downto 0);begindz<=c&b&a;process(dz,g1,g2a,g2b )beginif (g1='1' and g2a='0' and g2b='0') thencase dz iswhen "000"=>y<="11111110";when "001"=>y<="11111101";when "010"=>y<="11111011";when "011"=>y<="11110111";when "100"=>y<="11101111";when "101"=>y<="11011111";when "110"=>y<="10111111";when "111"=>y<="01111111";when others=>y<="XXXXXXXX"; end case;elsey<="11111111";end if;end process;end;六、波形仿真结果。
(2011.5.1)实验一 3-8译码器
(2011.5.1)（3－8译码器）MAXPLUSII QUARTUSII入门实验一、实验目的通过一个简单的3—8译码器的设计,让学生初步了解CPLD设计的全过程和相关软件的使用。
二、实验设备ZYE1502C型实验箱三、内容要求三个输入接拨位开关，八个输出接发光二极管，设计部分采用VHDL语言完成。
3-8译四、实验步骤（以下各个实验步骤均相同，可省略）1、输入；2、编译；3、仿真；4、下载；5、连线。
（1）3个拨位开关连接A、B、C信号所对应的管脚，8个输出信号顺序连接8个LED灯；（2）依次变更A、B、C输入，观测输出LED的变化。
五、实验报告1、论述实验过程和步骤；2、填写正确的实验结果。
六、实验小结。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY demultiplexer ISPORT ( en, a, b, c: IN STD_LOGIC;y0, y1, y2, y3, y4, y5, y6, y7: OUT STD_LOGIC );END ENTITY demultiplexer;ARCHITECTURE fh1 OF demultiplexer ISSIGNAL X : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINX <= en & A & B & C ;--并置敏感信号PROCESS (X) BEGINCASE X ISWHEN "1000" => Y0<='1' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1001" => Y0<='0' ; Y1<='1' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1010" => Y0<='0' ; Y1<='0' ; Y2<='1' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1011" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='1' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1100" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='1' ; Y5<='0' ; Y6<='0' ; Y7<='0' ;WHEN "1101" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='1' ; Y6<='0' ; Y7<='0' ;WHEN "1110" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='1' ; Y7<='0' ;WHEN "1111" => Y0<='0' ; Y1<='0' ; Y2<='0' ; Y3<='0' ; Y4<='0' ; Y5<='0' ; Y6<='0' ; Y7<='1' ;WHEN OTHERS => Y0<='1' ; Y1<='1' ; Y2<='1' ; Y3<='1' ; Y4<='1' ; Y5<='1' ; Y6<='1' ; Y7<='1' ;END CASE;END PROCESS;END ARCHITECTURE fh1;。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
仿真技术综合设计
EDA技术仿真3-8译码器
班级：通信13
姓名：龙琳
学号：
指导教师：石松宁
成绩：
电子与信息工程学院
信息与通信工程系
HVDL语言仿真3-8译码器
1.设计任务及要求
1.1 设计目的
1.通过简单的译码器的设计掌握基本的计算机的一些有关的知识；
2.掌握EDA技术的基本原理已经设计方法及其VHDL硬件描述语言的设计方法和思想；
3.巩固和综合运用所学知识，提高IC设计能力，提高分析、解决计算机技术实际问题的
独立工作能力；
1.2 设计要求
根据计算机组成原理中组合逻辑电路设计的原理，利用VHDL设计计算机电路中译码器的各个模块，并使用EDA 工具对各模块进行仿真验证和分析。
对3-8译码器进行混合仿真软件进行波形的仿真。
并给出程序代码以及原理电路图。
2. 设计原理
二进制译码器的输入是一组二进制代码,输出是一组与输入代码一一对应的高、低电平信号。
对于三-八译码器来说，3位二进制共有8种状态，所以对应的输出有8种状态。
例如：对于二进制代码111来说，输出为10000000。
对于二-四译码器来说，2位二进制共有4种状态，所以对应的输出有4种状态。
例如：对于二进制代码11来说，输出为1000。
工作框图如图所示
YIMA_138
INP[2..0] OUTP[7..0]
CS
1
三-八译码器的工作框图
内部电路图如图所示
三-八译码器内部电路译码器引脚排列图
三-八译码器引脚排列图
译码器的真值表
输入输出
A[2] A[1] A[0] Y[7] Y[6] Y[5] Y[4] Y[3] Y[2] Y[1] Y[0]
0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 1 0 0 0 0 0 0 1 0 0
0 1 1 0 0 0 0 1 0 0 0
1 0 0 0 0 0 1 0 0 0 0
1 0 1 0 0 1 0 0 0 0 0
1 1 0 0 1 0 0 0 0 0 0
1 1 1 1 0 0 0 0 0 0 0
三-八译码器的真值表
3. 设计步骤
a. 文本编辑：
用任何文本编辑器都可以进行，也可以用专用的HDL编辑环境。
通常VHDL文件保存为.vhd文件，Verilog文件保存为.v文件。
b. 使用编译工具编译源文件。
c. 功能仿真：
将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）
d. 逻辑综合：
将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。
逻辑综合软件会生成.edf或.edif 的EDA工业标准文件。
e. 布局布线：
将.edf文件调入PLD厂家提供的软件中进行布线，即把设计好的逻辑安放PLD/FPGA 内。
f. 时序仿真：
需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。
（也叫后仿真）通常以上过程可以都在PLD/FPGA厂家提供的开发工具。
4. 程序代码
三-八译码器由VHDL程序:
使用WHEN-ELSE语句
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY yangdan_DECODER IS
PORT(INP:IN STD_LOGIC_VECTOR(2 DOWNTO 0);
OUTP:OUT BIT_VECTOR (7 DOWNTO 0));
END yangdan_DECODER;
ARCHITECTURE ART3 OF yangdan_DECODER IS
BEGIN
OUTP(0)<='1' WHEN INP="000" ELSE '0';
OUTP(1)<='1' WHEN INP="001" ELSE '0';
OUTP(2)<='1' WHEN INP="010" ELSE '0';
OUTP(3)<='1' WHEN INP="011" ELSE '0';
OUTP(4)<='1' WHEN INP="100" ELSE '0';
OUTP(5)<='1' WHEN INP="101" ELSE '0';
OUTP(6)<='1' WHEN INP="110" ELSE '0';
OUTP(7)<='1' WHEN INP="111" ELSE '0';
END ART3;
5. 仿真结果
结果分析：
对其仿真图进行仿真分析：OUTP译码输出标志，INP为输入信号组，它由INP[2]-INP[0]三个二进制代码输入信号组成。
OUTP为输出信号组，它由OUTP[7]-OUTP[0]八个输出信号组成。
OUTP为1时候表示输出。
当输入为：111时，译码后为指定的状态，即输出10000000，紧接着依次类推，当输入为：110时，输出输出01000000，当输入为101时，输出00100000，当输入为100时，输出00010000，输入011时，输出为00001000，输入为010时，输出00000100，输入为001时，输出00000010，输入为000时，输出为00000001。
6. 心得体会
通过此次的试验，学会了用VHDL语言设计简易3-8译码器，了解了3-8译码器的工作原理，以及基本结构。
随着社会的进一步发展，我们的生活各个地方都需要计算机的参与，有了计算机，我们的生活有了很大的便利，很多事情都不需要我们人为的参与了，只需要通过计算机就可以实现自动控制。
由此，计算机对我们的社会对我们每个人都是很重要的。
所以我们要了解计算机得组成，内部各种硬件，只有了解了计算机基本器件已经相应的软件，才能促进社会的发展。
编码器和译码器的设计是计算机的一些很基础的知识，通过本次对于编码器和译码器的设计，可以让我知道究竟这种设计是如何实现的，这种设计对我们的生活有什么帮助，这种设计可以用到我们生活的哪些方面，对我们的各种生活有什么重大的意义。