上拉下拉电阻

下拉与上拉电阻常识1

2007年07月05日星期四22:46

上拉电阻和下拉电阻

发布时间：2007-3-19 浏览次数：243 次

【字体：大中小】【打印】【关闭】加接地电阻－－下拉

加接电源电阻－－上拉

对于漏极开路或者集电极开路输出的器件需要加上拉电阻才可能工作。另外，普通的口，加上拉电阻可以提高抗干扰能力，但是会增加负载。

最常见的用途是,假如有一个三态的门带下一级门.如果直接把三态的输出接在下一级

的输入上,当三态的门为高阻态时,下一级的输入就如同漂空一样.可能引起逻辑的错误,对MOS 电路也许是有破坏性的.所以用电阻将下一级的输入拉高或拉低,既不影响逻辑又保正输入不会漂空.

上拉与下拉电阻常识２

2007年07月05日星期四22:59

A：如下图的两个Bias Resaitor 电阻就是上拉电阻和下拉电阻。图中，上部的一个Bias Resaitor 电阻因为是接地，因而叫做下拉电阻，意思是将电路节点A的电平向低方向（地）拉；同样，图中，下部的一个Bias Resaitor 电阻因为是电源（正），因而叫做上拉电阻，意思是将电路节点A的电平向高方向（电源正）拉。当然，许多电路中上拉下拉电阻中间的那个12k电阻是没有的或者看不到的。我找来这个图是RS－485/RS－422总线上的，可以一下子认识上拉下拉的意思。但许多电路只有一个上拉或下拉电阻，而且实际中，还是上拉电阻的为多。

上拉下拉电阻的主要作用是在电路驱动器关闭时给线路（节点）以一个固定的电平。

1 在RS－485总线中，它们的主要作用就是在线路所有驱动器都释放总线时让所有节点的A－B端电压在200mV或200mV以上（不考虑极性）。不然，如果接收器输入端A和B间的电平低于±200mV（绝对值小于200mV)，接收器输出的逻辑电平将被当作所传输数据的末位而被接收起来，这样显然是极容易产生通讯错误的。

2 最容易见到的上拉电阻应当是NE555电路7脚作为输出用的时候。实际上，它和一个三极管

的C极或MOS管的D极有一个电阻接到电源＋上是一样道理的。它的作用就是：当管子（晶体管或MOS管）输入关断电平时，C极或D极有一个高电平（空载时约等于电源电压）；当管子（晶体管或MOS管）输入导通电平时，C极或D极将与电源地（－）接通，因而有一个低电平。理想的应为0V，但因为管子有导通电阻，因而有一定的电压，不同的管子可能不一样，相同的管子也可能因参数差异而小有差别，即便是真正的金属接触的电源开关，也是有接触电阻/导通压降（虽然不同电流下压降不同）的；仅仅就导通而言，对于不同系列的集成电路来说，因为应用对象不同，导通后的输出电压有不同的规定，典型是TTL电平和CMOS电平的不同。

上拉电阻３

2007年07月05日星期四23:04

一、定义：上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限

流作用！下拉同理！上拉是对器件注入电流，下拉是输出电流；弱强只是上拉电阻的阻值不同，没有什么严格区分；对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

二、上下拉电阻作用：

1、提高電壓准位：a.当TTL电路驱动COMS电路时，如果TTL电路输出的

高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。b.OC门电路必须加上拉电阻，以提高输出的搞电平值。

2、加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。

3、N/A

pin防靜電、防干擾：在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。同時管脚悬空就比较容易接受外界的电磁干扰。

4、电阻匹配，抑制反射波干扰：长线传输中电阻不匹配容易引起反射波干扰，

加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

5、預設空閒狀態/缺省電位：在一些CMOS输入端接上或下拉电阻是为了预

设缺省电位.当你不用这些引脚的时候,这些输入端下拉接0或上拉接1。在I2C 总线等总线上，空闲时的状态是由上下拉电阻获得

6.提高芯片输入信号的噪声容限：输入端如果是高阻状态，或者高阻抗输入

端处于悬空状态，此时需要加上拉或下拉，以免收到随机电平而影响电路工作。同样如果输出端处于被动状态，需要加上拉或下拉，如输出端仅仅是一个三极管的集电极。从而提高芯片输入信号的噪声容限增强抗干扰能力。

三、上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当

足够大；电阻大，电流小。

2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。

3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通

常在1k到10k之间选取。对下拉电阻也有类似道理

四、原理：

上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大，此电阻的选则都不是拍脑袋的。工作在线性范围就不多说了，在这里是讨论的是晶体

管是开关应用，所以只谈开关方式。找个TTL器件的资料单独看末级就可以了，

内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。但芯片制造商很难满足应用的需要不可能同种功能芯片做许多种，因此干脆不做这个负载电阻，改由使用者自己自由选择外接，所以

就出现OC、OD输出的芯片。由于数字应用时晶体管工作在饱和和截止区，对负

载电阻要求不高，电阻值小到只要不小到损坏末级晶体管就可以，大到输出上升时间满足设计要求就可，随便选一个都可以正常工作。但是一个电路设计是否优秀这些细节也是要考虑的。集电极输出的开关电路不管是开还是关对地始终是通的，晶体管导通时电流从负载电阻经导通的晶体管到地，截止时电流从负载电阻经负载的输入电阻到地，如果负载电阻选择小点功耗就会大，这在电池供电和要求功耗小的系统设计中是要尽量避免的，如果电阻选择大又会带来信号上升沿的延时，因为负载的输入电容在上升沿是通过无源的上拉电阻充电，电阻越大上升时间越长，下降沿是通过有源晶体管放电，时间取决于器件本身。因此设计者在选择上拉电阻值时，要根据系统实际情况在功耗和速度上兼顾。

3.从IC(MOS工艺)的角度,分别就输入/输出引脚做一解释:

1.对芯片输入管脚,若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如1.5V),而使得输入缓冲器的PMOS管和NMOS管同时导通,这样一来就在电源和地之间形成直接通路,产生较大的漏电流,时间一长就可能损坏芯片.并且因为处于中间电平会导致内部电路对其逻辑(0或1)判断混乱.接上上拉或下拉电阻后,内部点容相应被充(放)电至高(低)电平,内部缓冲器也只有NMOS(PMOS)管导通,不会形成电源到地的直流通路. (至于防止静电造成损坏,因芯片管脚设计中一般会加保护电路,反而无此必要).