微机原理与接口技术 漆强版 第5章 总线
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微机原理与接口技术(西电)_第5章.
第5章微处理器总线时序和系统总线5.1 微处理器性能指标5.2 微处理器总线5.3 8086微处理器的基本时序5.4 系统总线习题55.1 微处理器性能指标CPU(Central Processing Unit即中央处理器,从雏形出现到发展壮大的今天,由于制造技术越来越先进,因此集成度越来越高,内部的晶体管数已达到几千万个。
虽然从最初的CPU发展到现在,其晶体管数增加了几千倍,但是CPU的内部结构仍然可分为控制单元、逻辑单元和存储单元三大部分。
CPU的性能大致上反映了它所配置的微机的性能。
CPU主要的性能指标有11项,下面分别介绍。
1. 字长所谓字长,即处理器一次性加工运算二进制数的最大位数。
字长是处理器性能指标的主要量度之一,它与计算机其他性能指标(如内存最大容量、文件的最大长度、数据在计算机内部的传输速度、计算机处理速度和精度等有着十分密切的关系。
字长是计算机系统体系结构、操作系统结构和应用软件设计的基础,也是决定计算机系统综合性能的基础。
2. 主频主频也就是CPU的时钟频率,简单地说就是CPU运算时的工作频率。
一般说来,主频越高,一个时钟周期里面完成的指令数也越多,当然CPU的速度也就越快。
不过由于各种各样的CPU 的内部结构不尽相同,因此并非所有的时钟频率相同的CPU其性能都一样。
外频是系统总线的工作频率;倍频则是指CPU外频与主频相差的倍数。
三者有着十分密切的关系,即:主频=外频×倍频。
3. 内存总线速度与扩展总线内存总线速度(Memory Bus Speed一般等同于CPU的外频。
内存总线的速度对整个系统性能来说很重要,由于内存速度的发展滞后于CPU的发展速度,为了缓解内存带来的瓶颈,开发了二级(L2缓存,来协调两者之间的差异,内存总线速度就是指CPU与二级高速缓存以及内存之间的工作频率。
扩展总线(Expansion Bus指的是安装在微机系统上的局部总线。
如VESA或PCI总线,它们是CPU联系外部设备的桥梁。
最新课件-微机原理与接口技术电子教案第5章存储系统
RAM的3个特性：
(1) 可读可写 非破坏性读出，写入时覆盖原内容。 (2) 随机存取 存取任一单元所需的时间相同。 (3) 易失性（挥发性） 当断电后，存储器中的内容立即 消失。
2164A的内部结构
256 X向 Y向
如何实现X向地址和Y向地址 的分时传送?
2164A引脚与逻辑符号
8
NC DIN DIN DOUT
二、动态随机存储器DRAM
材料：DRAM是靠MOS电路中的栅极电容来 存储信息的。由于电容上的电荷会逐渐泄漏，需要 定时充电以维持存储内容不丢失(称为动态刷新)， 所以DRAM需要设置刷新电路，相应外围电路就较 为复杂。
刷新定时间隔：一般为几ms 特点：是集成度高（存储容量大，可达1Gbit/片以 上），功耗低，但速度慢（10ns左右），需要刷新。 应用：非常广泛，如微机中的内存条、显卡上的显 存几乎都是用DRAM制造的。
一、静态存储器（SRAM）
材料：用双稳态触发器存储信息。 特点：速度快（<5ns）、不需刷新、外围电路比较 简单、但集成度低(存储容量小，约1Mbit/片)、 功耗大。 应用：在PC机中，SRAM被广泛地用作高速缓冲 存储器Cache。 容量与地址线数关系： 对容量=M*N的SRAM芯片，其地址线数=㏒2M； 数据线数=N。 反之，若SRAM芯片的地址线数为K，则可以推断 其单元数为2K个。
字选线
T1 ES
数据线
CD D ES
常见DRAM的种类：
(1) SDRAM——它在1个CPU时钟周期内可完成数据的 访问和刷新，即可与CPU的时钟同步工作。SDRAM 的工作频率目前最大可达150MHz，存取时间约为 5～10ns，最大数据率为150MB/s。 (2) RDRAM——由Rambus公司所开发的高速DRAM。 其最大数据率可达1.6GB/s。 (3) DDR DRAM——是对SDRAM的改进，它在时钟的 上升沿和下降沿都可以传送数据，其数据率可达 200~800 MB/s。 ……
微机原理与接口技术(楼顺天)第5章1PPT课件
第五章 总线及其形成
1
整体概述
概况一
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概况二
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概况三
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2
本章要点
本章在讲解总线的定义及分类的基础上， 讨论的总线结构和时序、系统总线ቤተ መጻሕፍቲ ባይዱ形成方
法是微机应用系统硬件设计的基础。本章主 要内容有：
1. 总线的定义及分类 2．几种常用的接口芯片
3
本章要点
3． 8086 CPU的引脚功能、系统总线结构 及系统总线时序。其每一部分又从最小 方式系统和最大方式系统两个方面加以 讨论，其中最小方式系统是重点，最大 方式系统可通过与最小方式系统比较异 同来掌握。时序中的读写时序是重点， 要求能够画出读、写时序，同时结合总 线结构理解微处理器执行一条指令的过 程，即微处理器的工作原理。
Go
DIR
1
Go
0
DIR
o
o
G=0
0
DIR=1
G=0
o o
1
DIR=0
G＝1时，A组和B组均为三态
G＝0时，DIR控制数据方向
14
5.2 几种常用芯片
2 3 4 5 6 7 8 9
A0 A1 A2 A3 A4 A5 A6 A7
B0 B1 B2 B3 B4 B5 B6 B7
18 17 16 15 13 14 12 11
9
5.1 总线定义及分类
本章涉及到的总线及其形成，主要针对系 统总线。在微型计算机系统中，系统总线主 要有STD、PC/XT、ISA/EISA、MCA、PCI 等。
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整体概述
概况一
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概况二
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概况三
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本章要点
本章在讲解总线的定义及分类的基础上， 讨论的总线结构和时序、系统总线ቤተ መጻሕፍቲ ባይዱ形成方
法是微机应用系统硬件设计的基础。本章主 要内容有：
1. 总线的定义及分类 2．几种常用的接口芯片
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本章要点
3． 8086 CPU的引脚功能、系统总线结构 及系统总线时序。其每一部分又从最小 方式系统和最大方式系统两个方面加以 讨论，其中最小方式系统是重点，最大 方式系统可通过与最小方式系统比较异 同来掌握。时序中的读写时序是重点， 要求能够画出读、写时序，同时结合总 线结构理解微处理器执行一条指令的过 程，即微处理器的工作原理。
Go
DIR
1
Go
0
DIR
o
o
G=0
0
DIR=1
G=0
o o
1
DIR=0
G＝1时，A组和B组均为三态
G＝0时，DIR控制数据方向
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5.2 几种常用芯片
2 3 4 5 6 7 8 9
A0 A1 A2 A3 A4 A5 A6 A7
B0 B1 B2 B3 B4 B5 B6 B7
18 17 16 15 13 14 12 11
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5.1 总线定义及分类
本章涉及到的总线及其形成，主要针对系 统总线。在微型计算机系统中，系统总线主 要有STD、PC/XT、ISA/EISA、MCA、PCI 等。
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微机原理与接口技术-第5章ppt课件
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9
§5-1 存储器分类
二、按性质分类 ：随机存取存储器、只读存储器
1. RAM随机存取存储器（Random Access Memory）
CPU能将数据随机地写入或读出RAM 。断电所存数据全 部丢失。通常所说的内存容量大小，是指RAM存储器的容量。
⑴SRAM--静态RAM(Static RAM) ：
速度非常快，不断电内容不自动消失。集成度相对较低， 功耗也较大，高速缓冲存储器(Cache memory)用它组成。
⑵DRAM--动态RAM(Dynamic RAM)：
DRAM的内容在10-3或l0-6秒之后自动消失，必须周期性的 在内容消失之前进行刷新(Refresh)。集成度高，成本较低，耗 电 少 ， 但 需 要 刷 新 电 路 。 DRAM 运 行 速 度 较 慢 ， SRAM 比 DRAM要快2~5倍，一般，PC机的标准存储器都采用DRAM组 成。
存储器是用来存放程序和数据的部件 存储器的容量和存取速度是决定计算机性能
的重要指标。 存储器的容量越大，记忆的信息也就越多，
计算机的功能也就越强。
2020/4/23
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4
§5-1 存储器分类 ——概述
地址译码器 地址总线
地址
内容
0000H 0001H 0002H
XXXXH
读写控制总线
数据总线
存储器的逻辑结构示意图
8086系统，20条地址总线，可以寻址内存空间为1M字节； 80386系统，32条地址总线，可以寻址4GB字节。 存放内容：系统软件（系统引导程序、监控程序或者操作系统 中的ROM BIOS等）以及当前要运行的应用软件。
2020/4/23
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7
§5-1 存储器分类
微机原理与接口技术5
5.寿命
Flash Memory 寿 命 大 于 EEPROM ， EEPROM 寿 命 大 于 EPROM。
6.价格
存储器本身的价格、附加电路的价格。SRAM的价格高， 但速度快；DRAM相对廉价，但是速度较慢。
13
§5-2 随机存取存储器RAM
一、静态随机存取存储器（SRAM）
1．静态RAM的构成
图5－8 单管动态RAM基本存储单元
26
②写操作 行和列的选择信号为 “1”基本存储单元被选中 数据输入/输出线送来的
行选择信号 Q C
信息通过刷新放大器和Q管 送到电容C数据写入存储
刷新 放大器
单元。
列选择信号
数据输入输出 图5－8 单管动态RAM基本存储单元
27
2．动态RAM的刷新 ⑴刷新 把存储单元的数据读出，经过读放大器放大之后再写入， 以保存电荷上的信息。 ⑵原因 动态RAM都是利用电容存储电荷的原理来保存信息的， 由于MOS管输入阻抗很高，存储的信息可以保存一段时间， 但时间较长时电容会逐渐放电使信息丢失，所以动态RAM需 要在预定的时间内不断进行刷新。 ⑶注意 ①两次刷新的时间间隔与温度有关。 ②动态存储器的刷新是一行一行进行的，每刷新一行的 时间称为刷新周期。刷新方式有集中刷新方式和分散刷新方 式两种。
它的基本存储电路为6个MOS管组成一位，因此集成度 相对较低，功耗也较大。
一般，高速缓冲存储器(Cache memory)用它组成。
3
② DRAM动态RAM（Dynamic RAM） DRAM的内容在10-3或10-6秒之后自动消失，因此必须周 期性地在内容消失之前进行刷新(Refresh)。 由于它的基本存储电路由一个晶体管及一个电容组成， 因此它的集成度高，成本较低，另外耗电也少，但它需要 一个额外的刷新电路。 DRAM运行速度较慢，SRAM比DRAM要快2~5倍，一般， PC机的标准存储器都采用DRAM组成。
Flash Memory 寿 命 大 于 EEPROM ， EEPROM 寿 命 大 于 EPROM。
6.价格
存储器本身的价格、附加电路的价格。SRAM的价格高， 但速度快；DRAM相对廉价，但是速度较慢。
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§5-2 随机存取存储器RAM
一、静态随机存取存储器（SRAM）
1．静态RAM的构成
图5－8 单管动态RAM基本存储单元
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②写操作 行和列的选择信号为 “1”基本存储单元被选中 数据输入/输出线送来的
行选择信号 Q C
信息通过刷新放大器和Q管 送到电容C数据写入存储
刷新 放大器
单元。
列选择信号
数据输入输出 图5－8 单管动态RAM基本存储单元
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2．动态RAM的刷新 ⑴刷新 把存储单元的数据读出，经过读放大器放大之后再写入， 以保存电荷上的信息。 ⑵原因 动态RAM都是利用电容存储电荷的原理来保存信息的， 由于MOS管输入阻抗很高，存储的信息可以保存一段时间， 但时间较长时电容会逐渐放电使信息丢失，所以动态RAM需 要在预定的时间内不断进行刷新。 ⑶注意 ①两次刷新的时间间隔与温度有关。 ②动态存储器的刷新是一行一行进行的，每刷新一行的 时间称为刷新周期。刷新方式有集中刷新方式和分散刷新方 式两种。
它的基本存储电路为6个MOS管组成一位，因此集成度 相对较低，功耗也较大。
一般，高速缓冲存储器(Cache memory)用它组成。
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② DRAM动态RAM（Dynamic RAM） DRAM的内容在10-3或10-6秒之后自动消失，因此必须周 期性地在内容消失之前进行刷新(Refresh)。 由于它的基本存储电路由一个晶体管及一个电容组成， 因此它的集成度高，成本较低，另外耗电也少，但它需要 一个额外的刷新电路。 DRAM运行速度较慢，SRAM比DRAM要快2~5倍，一般， PC机的标准存储器都采用DRAM组成。
微型计算机原理与接口技术：第5章 存储系统
20
基本存储电路- 6管静态存储电路: 存储1个二进制位
Q1、Q2 组成一个R-S触发器， Q3、 Q4 作为负载电阻， Q5、 Q6 作为控制门（X向译 码）。
注意：若双向译码，还需增
加Q7、 Q8 作为控制门（Y向 译码）。
（1）写入时 地址选择线=1
由数据I/O线输入。
若I/O=1，使Q2 导通，Q1
– 解决容量问题
主存储器(内存) 磁盘存储器(外存)
7
存储器的层次结构
微机拥有不同类型的存储部件(多层/多级结构)， 由上至下容量越来越大，但速度越来越慢。
CPU内核
快
寄存器堆
小
速
高速缓存
容
度
主存储器
量
联机外存储器
慢
脱机外存储器
大
8
两大类——内存、外存
内存/主存——存放当前运行的程序和数据。 – 特点：存取速度快、容量小、随机存取、CPU可直
（3）线选法 高位地址线不经过译码，直接（或经 反相器）分别接各存储器芯片的片选端来区别各芯片的地 址。
它的优点是电路最简单, 但缺点是也会造成地址重叠， 且各芯片地址不连续。
36
全地址译码
用全部的高位地址信号作为译码信号，使得存储器 芯片的每一个单元都占据一个唯一的内存 地址。
… …
全
低位地 址
8086 最大模式/ /8088 最小模式
系统总线
片外 片内
存储总线 地址 地址
D0~D7
8088系低址统位信地号AA•••102
• • •
MEMW
MEMR
高址位信地号AA••• 1193
•••
译码 电路
片外
地址
基本存储电路- 6管静态存储电路: 存储1个二进制位
Q1、Q2 组成一个R-S触发器， Q3、 Q4 作为负载电阻， Q5、 Q6 作为控制门（X向译 码）。
注意：若双向译码，还需增
加Q7、 Q8 作为控制门（Y向 译码）。
（1）写入时 地址选择线=1
由数据I/O线输入。
若I/O=1，使Q2 导通，Q1
– 解决容量问题
主存储器(内存) 磁盘存储器(外存)
7
存储器的层次结构
微机拥有不同类型的存储部件(多层/多级结构)， 由上至下容量越来越大，但速度越来越慢。
CPU内核
快
寄存器堆
小
速
高速缓存
容
度
主存储器
量
联机外存储器
慢
脱机外存储器
大
8
两大类——内存、外存
内存/主存——存放当前运行的程序和数据。 – 特点：存取速度快、容量小、随机存取、CPU可直
（3）线选法 高位地址线不经过译码，直接（或经 反相器）分别接各存储器芯片的片选端来区别各芯片的地 址。
它的优点是电路最简单, 但缺点是也会造成地址重叠， 且各芯片地址不连续。
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全地址译码
用全部的高位地址信号作为译码信号，使得存储器 芯片的每一个单元都占据一个唯一的内存 地址。
… …
全
低位地 址
8086 最大模式/ /8088 最小模式
系统总线
片外 片内
存储总线 地址 地址
D0~D7
8088系低址统位信地号AA•••102
• • •
MEMW
MEMR
高址位信地号AA••• 1193
•••
译码 电路
片外
地址
微机原理与接口技术 第五章2
对于DMA传送： （1）数据传送时内存 地址的修改、计数等均 由DMA控制器完成 （不是使用指令由 CPБайду номын сангаас执行）；
（2）CPU响应DMA 请求后，放弃对总线的 控制，所以CPU无需 保存和恢复现场。
DMA传送也存在以下两个额外开销：
第一个额外开销是总线访问时间。由于DMAC要同CPU和其它 可能的总线主控设备争用对系统总线的控制权，因此，必须有一 些规程来解决争用总线控制权的问题。这些规程一般是用硬件实 现排队的，但是排队过程也要花费时间。 第二个额外开销是对DMAC的初始化，一般情况下，CPU要对 DMAC写入一些控制字。因此，DMAC的初始化建立，比程序 控制数据传送的初始化，可能要花费较多时间。所以，对于数据 块很小或要频繁地对DMAC重新编程初始化的情况下，可能就 不宜采用DMA传送方式。
随着CPU和存储器速度的提高，在单总线体系结构中，CPU和存储器之 间数据的快速传输和CPU与I/O之间数据的慢速传输矛盾越来越突出，慢速 的I/O设备成为整个系统的瓶颈，极大地妨碍了系统整体性能的提高，为解 决这个问题而出现了并发总线体系结构。
3．带cache的并发总线体系结构(Concurrent Bus Architecture With Cache)
中断：CPU在执行程序中，因某种原因暂停正在
运行的程序，转向执行一段预先安排好的中断服务 程序；服务结束后，继续执行原来的程序。
INTR CPU INTA
中断管理 控制器
I/O
中断请求 主程序
中断响应
断点
中断返回
中断服务程序
软中断指令： INT i8 IRET 中断方式和 子程序调用 的区别？
●
该体系结构类似于并发总线体系结构，只是在CPU和存储器的数 据通路上多了一个高速缓冲存储器控制器及高速缓冲存储器。
qs微机原理第05章
BUPT
5.3 常用微机总线
在16位ISA总线中，新增加的信号:
地址线高位A20~A23，使原来的1M字节的寻址范围扩大到 16M字节 高位数据线D8~D15。 增加了IRQ10~IRQ15中断请求输入信号 …
许多制造商纷纷开发这种基于16位ISA总线的兼 容机，因而形成当时的工业标准体系结构ISA。16位 ISA 总线能实现1６位数据传送，寻址能力达16MB， 工作频率为8MHz。数据传输率最高可达8MB/s。
MCA分为16位和32位两种。16位的MCA总线与ISA总线处理 能力基本相同，只是在总线上增加了一些辅助扩展功能而已。 而32位MCA则是一种全新的系统总线结构，它支持186针插接 器的适配器板，系统总线上的数据宽度为32位，可同时传送4 字节数据。有32位地址线，提供4GB的内存寻址能力。此外， MCA还提供一些ISA总线所没有的功能，如地址线均匀分布而 减少电磁干扰等。
BUPT
采用总线结构的缺点
部件传输的分时性：任何时刻，只能一个部件向总 线发送信息（可以允许多个部件同时接受相同的信 息）。不同部件之间的传输只能分时进行。这种总 线传输的分时性限制了微型计算机操作的并发性。 传输控制的复杂性：总线上的模块的性能差别很大， 但都要在统一的时钟控制下工作，如何协调，是必 须解决的问题，这就是将要讨论的总线握手。 总线的竞争问题：总线上的设备都有可能向总线发 送信息，如果几个模块同时发送信息，冲突就会发 生，必须解决不同模块对于总线的竞争，避免冲突 的发生。这就是将要讨论的总线仲裁。
每一时刻只能有一个设备作为总线主控器； 先请求者先响应，且在一个总线操作周期之内不 被打断； 同一时刻有几个设备发出请求时，按优先级排序 响应。
BUPT
总线握手
微机接口原理第5章
F9FFFH
A15 A14 A13 A12 A11 ~A 8 A7 ~A 4 A3 ~A0 1 0 0 0 0000 0000 0000 1111 1111 1111
74LS138
图5-9 6264全地址138译码方案3
1 1 1 1 1 0 0 1
24
2.部分地址译码
部分地址译码就是只使用系统
地址总线中的一部分与芯片中的 地址线相连。
● 63，63 ●
●
………
●
Di
输入输出 缓 冲
I/O电路
● Y0
●
● Y1
I/O ● I/O ………
Y63
Y地址译码器 控制电路 地址输入缓冲器
R/W
CS
A6
A7
A8
A9
A10
A11
图5-2 静态RAM的结构 14
3.静态RAM芯片举例
常用的SRAM芯片有6116（2K×8）、6232（4K×8）、
VCC
A8 A9 WE OE A 10 CS D7 D6 D5 D4 D3
SRAM6116是2KX8的存储器芯片， 具有11根地址线A0~A10，8根数据线 D0～D7，写控制信号WE，输出允 许信号OE，片选信号CS。外部引 线如图5-13所示。
图5-13 6116引线图
13
A0 A1 A2 A3 A4 A5
地 址 输 入 缓 冲 器
X0
●
● ……… … 0，63 ● ● 1，63 … 存储矩阵 … （64×64=4096） … ……… D D
0，1 0，0 X X1 ● ● 地 ● 1，0 ● ● 1，1 ● 址 … 译 … … … 码 … … D D X63 D ● D ● 器 ● 63，0 ● ● 63，1 ● ●
A15 A14 A13 A12 A11 ~A 8 A7 ~A 4 A3 ~A0 1 0 0 0 0000 0000 0000 1111 1111 1111
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图5-9 6264全地址138译码方案3
1 1 1 1 1 0 0 1
24
2.部分地址译码
部分地址译码就是只使用系统
地址总线中的一部分与芯片中的 地址线相连。
● 63，63 ●
●
………
●
Di
输入输出 缓 冲
I/O电路
● Y0
●
● Y1
I/O ● I/O ………
Y63
Y地址译码器 控制电路 地址输入缓冲器
R/W
CS
A6
A7
A8
A9
A10
A11
图5-2 静态RAM的结构 14
3.静态RAM芯片举例
常用的SRAM芯片有6116（2K×8）、6232（4K×8）、
VCC
A8 A9 WE OE A 10 CS D7 D6 D5 D4 D3
SRAM6116是2KX8的存储器芯片， 具有11根地址线A0~A10，8根数据线 D0～D7，写控制信号WE，输出允 许信号OE，片选信号CS。外部引 线如图5-13所示。
图5-13 6116引线图
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A0 A1 A2 A3 A4 A5
地 址 输 入 缓 冲 器
X0
●
● ……… … 0，63 ● ● 1，63 … 存储矩阵 … （64×64=4096） … ……… D D
0，1 0，0 X X1 ● ● 地 ● 1，0 ● ● 1，1 ● 址 … 译 … … … 码 … … D D X63 D ● D ● 器 ● 63，0 ● ● 63，1 ● ●