数字时钟设计实验报告
合集下载
相关主题
- 1、下载文档前请自行甄别文档内容的完整性,平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益,请联系客服反馈,我们会尽快为您处理(人工客服工作时间:9:00-18:30)。
出所有为 1 的端口,经过输入与非门 74LS00D,再给两个清零端 CLR。使用 74LS160N 异步清零功 能完成二十四进制循环,计数范围为 0~23。然后用七段显示译码器 74LS47D 将 A、B 两片 74LS160N 的输出译码给 LED 数码管。仿真电路如图九所示。 :
图九 24 进制——时计数器仿真电路
图五 24 进制--时计数电路
➢ 译码显示电路 译码电路的功能是将秒、分、时计数器的输出代码进行翻译,变成相应的数字。用以
驱动 LED 七段数码管的译码器常用的有 74LS148。74LS148 是 BCD-7 段译码器/驱动器,输
’.
..
出高电平有效,专用于驱动 LED 七段共阴极显示数码管。若将秒、分、时计数器的每位输 出分别送到相应七段数码管的输入端,便可以进行不同数字的显示。在译码管输出与数码 管之间串联电阻 R 作为限流电阻。其电路图如下:
图六 译码显示电路
➢ 校时电路 校时电路是数字钟不可缺少的部分,每当数字钟与实际时间不符时,需要根据标准时
间进行校时。一般电子表都具有时、分、秒等校时功能。为了使电路简单,在此设计中只 进行分和小时的校时。“快校时”是通过开关控制,使计数器对 1Hz 校时脉冲计数。图中 S1 为校正用的控制开关,校时脉冲采用分频器输出的 1Hz 脉冲,当 S1 为“0”时可以进 行“快校时”。 其电路图如下:
’.
..
➢ 24 进制——时计数电路
图四 60 进制--分计数电路
来自分计数电路的进位脉冲使时的个位加,个位计数器由 0 增加到 9 是产生进位,连
在十位计数器脉冲输入端 CP,当十位计到 2 且个位计到 3 是经过 74LS11 与门产生一个清
零信号,将所有 CD40110 清零。其电路图如下:
..
电子课程设计
题 目:数字时钟
’.
..
数字时钟设计实验报告
一、设计要求:
设计一个 24 小时制的数字时钟。 要求:计时、显示精度到秒;有校时功能。采用中小规模集成电路设计。 发挥:增加闹钟功能。
二、设计方案:
由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个 60 进制计数器分别完成秒计时和分计时;24 进制计数器完成时计时;采用 译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。
三、电路框图:
译码器
时计数器 (24 进制)
译码器
译码器
源自文库
分计数器 (60 进制)
秒计数器 (60 进制)
校时电路
秒信号发生器
图一 数字时钟电路框图
四、电路原理图:
(一)秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分,它的精度和稳定度决定了数字钟的质
’.
..
量。由振荡器与分频器组合产生秒脉冲信号。 ➢ 振荡器: 通常用 555 定时器与 RC 构成的多谐振荡器,经过调整输出 1000Hz 脉冲。 ➢ 分频器: 分频器功能主要有两个,一是产生标准秒脉冲信号,一是提供功能 扩展电路所需要的信号,选用三片 74LS290 进行级联,因为每片为 1/10 分频器,三片级 联好获得 1Hz 标准秒脉冲。其电路图如下:
’.
..
接到个位、十位的 CD40110 的清零端,同时产生一个脉冲给分的个位。其电路图如下:
图三 60 进制--秒计数电路
➢ 60 进制——分计数电路 分的个位部分为逢十进一,十位部分为逢六进一,从而共同完成 60 进制计数器。当
计数到 59 时清零并重新开始计数。秒的个位部分的设计:来自秒计数电路的进位脉冲使 分的个位加 1,利用十进制计数器 CD40110 设计 10 进制计数器显示秒的个位 。个位计数 器由 0 增加到 9 时产生进位,连在十位部计数器脉冲输入端 CP,从而实现 10 进制计数和 进位功能。利用 74LS161 和 74LS11 设计 6 进制计数器显示秒的十位 ,当十位计数器由 0 增加到 5 时利用 74LS11 与门产生一个高电平接到个位、十位的 CD40110 的清零端,同时 产生一个脉冲给时的个位。其电路图如下:
图二 秒脉冲信号发生器
(二)秒、分、时计时器电路设计 秒、分计数器为 60 进制计数器,小时计数器为 24 进制计数器。
➢ 60 进制——秒计数器 秒的个位部分为逢十进一,十位部分为逢六进一,从而共同完成 60 进制计数器。当
计数到 59 时清零并重新开始计数。秒的个位部分的设计:利用十进制计数器 CD40110 设 计 10 进制计数器显示秒的个位 。个位计数器由 0 增加到 9 时产生进位,连在十位部计数 器脉冲输入端 CP,从而实现 10 进制计数和进位功能。利用 74LS161 和 74LS11 设计 6 进 制计数器显示秒的十位 ,当十位计数器由 0 增加到 5 时利用 74LS11 与门产生一个高电平
’.
..
11 U10D
8 U10C
74LS00
74LS00 12 13
3 U11A 74LS00
9 10 U8E
1HZ
12
S2/M2 Q2
10
11
74LS04
R3
3.3k
C1 S1
0.01uF
GND +5V
图七 校队电路
五、实验方法: 1、秒脉冲产生部分
采用 555 多谐振荡器产生 1HZ 频率信号,作为秒脉冲及整体电路的信号输入部分。 其仿真电路图如下图所示:
2、计数电路
图八 秒脉冲发生器仿真电路
电子钟计时分为小时、分钟和秒,其中小时为二十四进制,分钟和秒均为六十进
制,输出可以用数码管显示,所以要求二十四进制为 00000000~00100100 计数,六十
’.
..
进制为 00000000~01100000 计数,并且均为 8421 码编码形式。
(1) 小时计数——二十四进制电路仿真 用两片 74LS160N(分 A 片、B 片)设计一个一百进制的计数器,在 24(00100100)处直接取
(2)分钟、秒计数——六十进制电路仿真 此电路类似于二十四进制计数器,采用 74LS160N 设计出一百进制的计数器,在 60(01100000)
处直接取出所有为 1 的端口,经过输入与非门 74LS00D,再给两个清零端 CLR。使用 74LS160N 异 步清零功能完成六十进制循环,计数范围为 0~59。然后用七段显示译码器 74LS47D 将 A、B 两片 74LS160N 的输出译码给 LED 数码管。仿真电路如图所示:
图九 24 进制——时计数器仿真电路
图五 24 进制--时计数电路
➢ 译码显示电路 译码电路的功能是将秒、分、时计数器的输出代码进行翻译,变成相应的数字。用以
驱动 LED 七段数码管的译码器常用的有 74LS148。74LS148 是 BCD-7 段译码器/驱动器,输
’.
..
出高电平有效,专用于驱动 LED 七段共阴极显示数码管。若将秒、分、时计数器的每位输 出分别送到相应七段数码管的输入端,便可以进行不同数字的显示。在译码管输出与数码 管之间串联电阻 R 作为限流电阻。其电路图如下:
图六 译码显示电路
➢ 校时电路 校时电路是数字钟不可缺少的部分,每当数字钟与实际时间不符时,需要根据标准时
间进行校时。一般电子表都具有时、分、秒等校时功能。为了使电路简单,在此设计中只 进行分和小时的校时。“快校时”是通过开关控制,使计数器对 1Hz 校时脉冲计数。图中 S1 为校正用的控制开关,校时脉冲采用分频器输出的 1Hz 脉冲,当 S1 为“0”时可以进 行“快校时”。 其电路图如下:
’.
..
➢ 24 进制——时计数电路
图四 60 进制--分计数电路
来自分计数电路的进位脉冲使时的个位加,个位计数器由 0 增加到 9 是产生进位,连
在十位计数器脉冲输入端 CP,当十位计到 2 且个位计到 3 是经过 74LS11 与门产生一个清
零信号,将所有 CD40110 清零。其电路图如下:
..
电子课程设计
题 目:数字时钟
’.
..
数字时钟设计实验报告
一、设计要求:
设计一个 24 小时制的数字时钟。 要求:计时、显示精度到秒;有校时功能。采用中小规模集成电路设计。 发挥:增加闹钟功能。
二、设计方案:
由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个 60 进制计数器分别完成秒计时和分计时;24 进制计数器完成时计时;采用 译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。
三、电路框图:
译码器
时计数器 (24 进制)
译码器
译码器
源自文库
分计数器 (60 进制)
秒计数器 (60 进制)
校时电路
秒信号发生器
图一 数字时钟电路框图
四、电路原理图:
(一)秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分,它的精度和稳定度决定了数字钟的质
’.
..
量。由振荡器与分频器组合产生秒脉冲信号。 ➢ 振荡器: 通常用 555 定时器与 RC 构成的多谐振荡器,经过调整输出 1000Hz 脉冲。 ➢ 分频器: 分频器功能主要有两个,一是产生标准秒脉冲信号,一是提供功能 扩展电路所需要的信号,选用三片 74LS290 进行级联,因为每片为 1/10 分频器,三片级 联好获得 1Hz 标准秒脉冲。其电路图如下:
’.
..
接到个位、十位的 CD40110 的清零端,同时产生一个脉冲给分的个位。其电路图如下:
图三 60 进制--秒计数电路
➢ 60 进制——分计数电路 分的个位部分为逢十进一,十位部分为逢六进一,从而共同完成 60 进制计数器。当
计数到 59 时清零并重新开始计数。秒的个位部分的设计:来自秒计数电路的进位脉冲使 分的个位加 1,利用十进制计数器 CD40110 设计 10 进制计数器显示秒的个位 。个位计数 器由 0 增加到 9 时产生进位,连在十位部计数器脉冲输入端 CP,从而实现 10 进制计数和 进位功能。利用 74LS161 和 74LS11 设计 6 进制计数器显示秒的十位 ,当十位计数器由 0 增加到 5 时利用 74LS11 与门产生一个高电平接到个位、十位的 CD40110 的清零端,同时 产生一个脉冲给时的个位。其电路图如下:
图二 秒脉冲信号发生器
(二)秒、分、时计时器电路设计 秒、分计数器为 60 进制计数器,小时计数器为 24 进制计数器。
➢ 60 进制——秒计数器 秒的个位部分为逢十进一,十位部分为逢六进一,从而共同完成 60 进制计数器。当
计数到 59 时清零并重新开始计数。秒的个位部分的设计:利用十进制计数器 CD40110 设 计 10 进制计数器显示秒的个位 。个位计数器由 0 增加到 9 时产生进位,连在十位部计数 器脉冲输入端 CP,从而实现 10 进制计数和进位功能。利用 74LS161 和 74LS11 设计 6 进 制计数器显示秒的十位 ,当十位计数器由 0 增加到 5 时利用 74LS11 与门产生一个高电平
’.
..
11 U10D
8 U10C
74LS00
74LS00 12 13
3 U11A 74LS00
9 10 U8E
1HZ
12
S2/M2 Q2
10
11
74LS04
R3
3.3k
C1 S1
0.01uF
GND +5V
图七 校队电路
五、实验方法: 1、秒脉冲产生部分
采用 555 多谐振荡器产生 1HZ 频率信号,作为秒脉冲及整体电路的信号输入部分。 其仿真电路图如下图所示:
2、计数电路
图八 秒脉冲发生器仿真电路
电子钟计时分为小时、分钟和秒,其中小时为二十四进制,分钟和秒均为六十进
制,输出可以用数码管显示,所以要求二十四进制为 00000000~00100100 计数,六十
’.
..
进制为 00000000~01100000 计数,并且均为 8421 码编码形式。
(1) 小时计数——二十四进制电路仿真 用两片 74LS160N(分 A 片、B 片)设计一个一百进制的计数器,在 24(00100100)处直接取
(2)分钟、秒计数——六十进制电路仿真 此电路类似于二十四进制计数器,采用 74LS160N 设计出一百进制的计数器,在 60(01100000)
处直接取出所有为 1 的端口,经过输入与非门 74LS00D,再给两个清零端 CLR。使用 74LS160N 异 步清零功能完成六十进制循环,计数范围为 0~59。然后用七段显示译码器 74LS47D 将 A、B 两片 74LS160N 的输出译码给 LED 数码管。仿真电路如图所示: