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题型:一、选择题(共20分,每题1分)

二、填空题(共20分,每空1分)

三、名词解释(共20分,每题4分)

四、问答题(共20分)

五、设计题(20分)

CH1CPU区分指令和数据的依据

解:计算机区分指令和数据有以下2种方法:

通过不同的时间段来区分指令和数据,即在取指令阶段(或取指微程序)取出的为

指令,在执行指令阶段(或相应微程序)取出的即为数据。

通过地址来源区分,由PC提供存储单元地址的取出的是指令,由指令地址码部分提供存储单元地址的取出的是操作数。

CH3总线复用的目的;

一条信号线上分时传送两种信号。为了提高总线的利用率,优化设计,特地将地址总线和数据总线共用一组物理线路,在这组物理线路上分时传输地址信号和数据信号,即为总线的多路复用。

总线的概念;

总线是连接多个部件的信息传输线,是各部件共享的传输介质。

在计数器定时查询方式下的优先级;

当某个请求占用总线的设备地址与计数值一致时,便获得总线使用权,此时终止计数查询。这种方式的特点是:计数可以从“0开始”,此时一旦设备的优先次序被固定,设备的优先级就按0,1,2…,n的顺序降序排列,而且固定不变;计数也可以从上一次计数的终止点开始,即是一种循环方法,此时设备使用总线的优先级相等;计数器的初始值还可由程序设置,故优先次序可以改变。

优先级设置较灵活,对故障不敏感,连线及控制过程较复杂。

总线带宽的计算;

波特率:是指单位时间内传送二进制数据的位数,单位用bps(位/秒)表示,记作波特。

比特率:单位时间内传送二进制有效数据的位数,单位用bps表示。

总线带宽——指总线在单位时间内可以传输的数据总量,相当于总线的数据传输率,等于总线工作频率与总线宽度(字节数)的乘积

14. 设总线的时钟频率为8MHz,一个总线周期等于一个时钟周期。如果一个总线周

期中并行传送16位数据,试问总线的带宽是多少?

解:

总线宽度= 16位/8 =2B

总线带宽= 8MHz×2B =16MB/s

CH4 已知存储器容量,按字、字节编址时寻址范围的确定;

主存各存储单元的空间位置是由单元地址号来表示的,而地址总线是用来指出存储单元地址号的,根据改地址可读出或写入一个存储字。

例如IBM 370的字长为32位,它可按字节寻址,即它的每一个存储字包含四个可独立寻址的字节。字地址可用该字高位字节的地址来表示,也可用低位字节的地址来表示。

6. 某机字长为32位,其存储容量是64KB,按字编址其寻址范围是多少?

若主存以字节编址,试画出主存字地址和字节地址的分配情况。

解:存储容量是64KB时,按字节编址的寻址范围就是64KB,则:

按字寻址范围= 64K×8 / 32=16K字

按字节编址时的主存地址分配图如下:

讨论:

1、在按字节编址的前提下,按字寻址时,地址仍为16位,即地址编码范围

仍为0~64K-1,但字空间为16K字,字地址不连续。

2、字寻址的单位为字,不是B(字节)。

3、画存储空间分配图时要画出上限

确定已知容量的存储器芯片的地址线和数据线的数目;

地址线是单向输入的,其位数与芯片容量有关。

数据线是双向的,其位数与芯片可读出或写入的数据位数有关,数据线的位数与芯片容量有关。

地址线和数据线的位数共同反映存储芯片的容量。

例如地址线为10根,数据线为4根,则芯片容量为210×4=4K位。

Cache的定义;

高速缓存Cache用来解决主存与CPU速度不匹配的问题。它的出现使CPU不直接访问主存,而与高速Cache交换信息。

CACHE是一种加速内存或磁盘存取的装置,可将慢速磁盘上的数据拷贝至快速的磁盘进行读写动作,以提升系统响应的速度。

cache的命中率计算;

P111 例4.7

Cache与主存的地址映射方式的实现;

P120 例4.8 例4.9

P121 例4.10

32. 设某机主存容量为4MB,Cache容量为16KB,每字块有8个字,每字32位,设计一个四路组相联映射(即Cache每组内共有4个字块)的Cache组织。

(1)画出主存地址字段中各段的位数;

(2)设Cache的初态为空,CPU依次从主存第0、1、2……89号单元读出90个字(主存一次读出一个字),并重复按此次序读8次,问命中率是多少?

(3)若Cache的速度是主存的6倍,试问有Cache和无Cache相比,速度约提高多少倍?

答:

(1)由于容量是按字节表示的,则主存地址字段格式划分如下:

(2)由于题意中给出的字地址是连续的,故(1)中地址格式的最低2位不参加字的读出操作。当主存读0号字单元时,将主存0号字块(0~7)调入Cache(0组0号块),主存读8号字单元时,将1号块(8~15)调入Cache(1组0号块)……主存读89号单元时,将11号块(88~89)调入Cache(11组0号块)。共需调90/8 »12次,就把主存中的90个字调入Cache。除读第1遍时CPU需访问主存12次外,以后重复读时不需再访问主存。则在90×8 =720个读操作中:

访Cache次数=(90-12)+630 =708次

Cache命中率=708/720 »0.98 »98%

(3)设无Cache时访主存需时720T(T为主存周期),加入Cache后需时:

708´T/6+12T =(118+12)T

=130T

则:720T/130T »5.54倍

有Cache和无Cache相比,速度提高了4.54倍左右。

由给定地址确定其所在芯片的最小地址;

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