两位同步十进制可逆计数器的设计.

湖北师范学院文理学院信息工程系2010级电子信息工程专业综合课程设计（一）
文理学院
综合课程设计
（一）
Integrated Curriculum Design（1）

所在院系 信息工程系
专业名称 电子信息工程
班级 1001
题目 两位同步十进制可逆计数器
指导教师
成员
完成时间 2011年12月28日
1

一、设计任务及要求：
设计任务：
设计一个两位同步十进制可逆计数器电路。
要 求：
1．列出状态表、激励方程，逻辑电路。
2．可以实现自动复位并重新开始计数。
3. 检查电路并分析电路是否具有自启动功能。
4. 将设计电路通过proteus进行电路仿真
指导教师签名：

2011年12月30日

二、指导教师评语：

指导教师签名：
2011 年12月 30 日

三、成绩

验收盖章
2011年12月30 日
2

两位同步十进制可逆计数器的设计
1 设计目的
（1）熟悉各种触发器的使用及时序逻辑电路的设计方法；
（2）掌握中规模集成十进制可逆计数器74LS192的逻辑功能和使用方法；
（3）了解计数器的功能扩展及显示器的应用和它们的运行过程中是如何实现相
关功能的。

2 设计思路
第一步：将两片74LS192进行级联，用“反馈清零法”设计一个两位十进
制加法计数器，反馈清零信号取自输出端Q0 ~Q3 ；
第二步：将两片74LS192进行级联，用“反馈置数法”设计一个两位十进
制减法计数器，反馈置数信号取自计数器最高位的借位端TCD；
第三步：将上述加、减计数器电路结合起来，即初步构成一个加/减两位
十进制可逆计数器。 余下的问题就是在加/减可逆计数条件下，如何切换计数
器最低位的计数脉冲输入端CPD、CPU的信号。经过分析，这一功能通过单刀
双掷开关即可实现。整个可逆计数器电路（不包括数字显示部分）的设计框图
如下图1所示：
进位端TCD

CP脉冲

图1（可逆计数器设计框图）

3 设计过程
整个设计可分为三个部分，具体如下：
第一部分：提供持续的脉冲信号；
第二部分：计数单元的设计；
第三部分：用两个74LS192组成两位十进制可逆计数器。

74LS1
92(十
位)

74LS1
92（个位） 加减计数控制电路 反馈置数信号形成电路

反馈清零信
号形成电路

借
位
端
3

其中第二部分由74LS192双十钟方式的可逆计数器组成，其引脚图如下图2
所示，功能表如下表1所示：

图2（74LS192的引脚图）
表1（74LS192的功能表）

第三部分的设计框图如下图3所示：
图3（两个74LS192组成十进制可逆计数器）
低位计数器的CPU端与计数脉冲输入端相连，进位输出端与高一位计数器的CPU端相连

3.1方案论证
通过仿真软件进行实际验证，改变脉冲信号进行计数，通过开关控制，看是
否能实现相关功能，论证方案：将线路处于工作状态，调节开关置零，然后进行
置数，将输入端置为0111，拨动开关使电路进行加计数，当加到99时自动置零，
然后将开关调置另一边进行减计数。

数码显示 （十位） 数码显示
（个位）

QD QC QB QA CPU QD QC QB Q
A

CU CPU
脉冲信号

CPU为加计数时钟输入端，CPD为减
计数输入端
LD预置输入控制端，异步预置
CR为复位输入端，高电平有效，异步
清零
CO为进位输出，1001状态后负脉冲
输出
BO为借位输出，0000状态后负脉冲输出
4

3.2电路设计
1. 按键部分：
（1）实现置数功能的开关S1,S2,S3,S4如下图4所示：

图4（置数开关S1,S2,S3,S4）
（2）实现置零计数功能的开关SW1,SW2如下图5所示：

图5 （置零计数开关SW1,SW2）
通过单刀双掷开关，将SW1扳向上时接高电位，输出置零；将SW1，SW2同时
扳向下时接低电位，可以进行置数；将SW1扳向下时接低电位，SW2扳向上时接高
电位，进行计数。

（3）实现加减计数功能的开关SW3如下图6所示：

。

图6（加减计数开关SW3）
将单刀双掷开关SW3扳向上时进行加计数，扳向下时进行减计
5

2.主要工作部分（74LS192可逆计数器）如下图7所示：
图7（74LS192可逆计数器）
通过两个74LS192进行加/减计数，将要输出高电平的接电源，输出低电平的接地，当
低位端满到九时将向前输出进位信号，高位端将地位的输出信号作为一个脉冲记一次数。
3.显示部分（数码显示管）如下图8所示：

图8（数码显示管）
通过数码显示管，将输出的二进制信号转换为十进制显示出来

4电路仿真与结果分析

4.1电路仿真
6

（1）当开关SW1接高电位时，无论其他开关的状态，电路处于置零。如下图9
所示：

图9
（2）当开关SW1，SW2均接低电位时，电路处于置数状态。如下图10所示：

图10
（3）当SW1接低电位，SW2接高电位，SW3置上端时，电路处于加计数状态，
如下图11（1）图11（2）所示：
7

图11（1）
图11（2）
（4）当SW1接低电位，SW2接高电位，SW3扳置下端时，电路处于减计数状
态，如下图12（1）图12（2）所示：
8

图12（1）
图12（2）
4.2结果分析
（1）清零
令RD=1，其它输入为任意态，这时QDQCQBQA=0000，译码数字显示为0。
清除功能完成后，置RD=0
9

（2）置数
RD=0，CPU，CPD任意，数据输入端输入任意一组二进制数，令LD=0，观
察计数译码显示输出，预置数功能是否完成，此后置LD=1。
（3）加计数
RD=0，LD=CPD=1，CPU接单次脉冲源。清零后送入10个单次脉冲，观察
译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在
CPU的升沿。
（4）减计数
RD=0，LD=CPU=1，CPD接单次脉冲源。
通过按键的变化，可以实现清零，置数（0-9），加计数，减计数（00-99）
的功能，而且改变脉冲的频率，可以改变计数的快慢。

5设计体会
通过这次对两位十进制可逆计数器的设计与制作，我懂得了如何将自己所学
的东西运用于实际电路中，掌握了功能电路的基本设计方法，学会了74LS192计
数器的应用，加深了对时序电路的理解，同时也掌握了仿真软件的应用，能够对
设计的电路进行仿真，从而验证电路的正确性。通过这次设计我还学会了通过图
书馆书籍和互联网进行资料的收集，为以后的设计工作奠定基础。

参考文献
「1」朱正伟 何宝祥 刘训非 《数字电路逻辑设计》[m] .清华大学出版社
2006 ；
「2」郭建华等。《数字电子技术与实训教程》.北京：人民邮电出版社 2004；
「3」马俊兴 等 《数字电子技术》北京：科学出版社 2005；
「4」李士雄，丁康源。《数字集成电子技术教程》。北京：高等教育出版社 1993；
「5」杨颂华等 《数字电子技术基础》 西安 ：西安电子科技大学出版社 2000。

附件（如下图13所示）
所用到的元器件：
时钟脉冲1个
单置开关4个
单刀双掷开关3个
74LS192计数器2个
数码显示器2个
10

完整电路
图13