定点原码一位乘法器的设计
沈阳航空工业学院课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点原码一位乘法器的设计院（系）：计算机学院专业：计算机科学与技术班级：6401101学号：1031姓名：闫培峰指导教师：周大海完成日期：2009年1月9日目录第1章总体设计方案 (1)设计原理 (1)设计环境 (2)第2章详细设计方案 (3)整体模块设计图 (3)具体模块的设计与实现 (4)被乘数模块的设计与实现 (4)乘数寄存器模块的设计与实现 (6)部分积模块的设计与实现 (8)控制器模块的设计与实现 (10)加法器及其他模块的设计与实现 (13)2.3总电路仿真测试 (15)第3章编程下载与硬件测试 (18)编程及下载 (18)参考文献 (19)附录（电路图） (20)第1章总体设计方案设计原理原码一位乘，两个原码数相乘，其乘积的符号为相乘两数符号的异或值，数值则为两数绝对值之积。
例：X=，Y=，计算乘积X*Y。
*00001100110011000.在计算时，逐次按乘数每1位上的值是1还是0，决定相加数取被乘数的值还是取零值，而且相加数逐次向左偏移1位，最后一起求积。
由于在计算机内多个数据一般不能同时相加，一次加法操作只能求出两数之和，因此每求得一个相加数，就与上次部分积相加每次计算时，相加数逐次向左偏移一位，由于最后的乘积位数是乘数（被乘数）的两倍，因此加法器也需增到两倍。
部分积右移时，乘数寄存器同时右移一位，所以用乘数寄存器的最低位来控制相加数取被乘数或零，同时乘数寄存器接收部分积右移出来的一位，完成运算后，部分积寄存器保存乘积的高位部分，乘数寄存器中保存乘积的低位部分。
根据人工算法可以知道，原码一位乘法的整体设计应包括乘数寄存器，被乘数寄存器，移位电路，控制器，部分积五大模块，包含一个输入、输出、控制器模块，并作为顶层设计，以上五大模块作为底层设计，采用硬件器件设计实现。
因此，可以得出以下原理框图设计如图所示：图原码一位乘的逻辑电路框图如上逻辑框图中所示，其中B为被乘数寄存器，用来存放被乘数，C为乘数寄存器，用来存放乘数并且移位，A为部分积寄存器，存放每次相加并移位后的数据，ALU加法器实现加法操作，移位电路用来对相加后的数据作移位处理，计数器控制移位次数和输出结果。
设计环境·硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机；·EDA环境：Foundation 设计软件。
该设计由设计入口工具,设计实现工具,验证工具三大部分组成.入口工具包括原理图设计,有限状态编辑器,硬件描述语言编辑器等。
第2章详细设计方案整体模块设计图按照课设题目要求及逻辑电路图，先设计出电路的具体模块图，如下图所示，共有五大模块。
1加法器：题目要求是4位数据位，再加上2个符号位共6位，所以要求本加法器能实现对6位二进制数相加；2部分积：按照原码一位乘原理，部分积要求是具有并行输入输出和串行输入输出及其带有异步清零端的移位寄存器；3被乘数：是用来存放被乘数的寄存器，不需要移位功能，用普通的寄存器即可；4乘数：应和部分积模块有基本一样的功能，有并行输入输出和串行输入输出功能；5控制器：实现电路的自动停止功能，可用计数器来完成，当经过4个脉冲后，计数器进位输出为1，然后将进位和总的CLK进行或运算来实现消除脉冲，进而实现电路停止工作。
图整体模块图设计图2.2具体模块的设计与实现整体设计主要由乘数寄存器，被乘数寄存器，控制器，部分积寄存器和加法器五大模块，其中被乘数和部分积寄存器是移位寄存器，除了以上五大模块以外，还有符号转化芯片以及符号运算部分，以下介绍各个模块的具体设计方案与实现。
被乘数模块的设计与实现从乘法设计的原理图可以看出被乘数并不需要移位功能，所以只需具用普通的寄存器的功能即可，选用上升沿的D触发器，在第一个上升沿将数据打入，并不在变化。
（1）被乘数芯片外观及内部电路图图被乘数寄存器芯片外观显然用6个D触发器就可实现，每个触发器的CLK并联接在一起，输入端作为数据输入端，输入数据后会第一个上升沿到时把数据打入，因为被乘数的每一位要和乘数的最低一位进行与运算，所以可以在电路中加入6个与门其中每个与门的一端与被乘数的输出端相连，另一端接在一起并引出，作为和乘数最低位的连接端，其中寄存器部分具体实现如下：图被乘数寄存器电路图（2）功能仿真图被乘数寄存器芯片内部电路图从以上波形中可看出，输入数据为100111，当第一个上升沿到达时，数据被打入，并且不随以后的波形而改变，所以该器件设计成功。
乘数寄存器模块的设计与实现本乘数寄存器是在普通移位寄存器的基础上改造而来的，即在基本寄存器上面加入了用并行输入和串行输入的片选端S，当S=1时并行输入，并屏蔽串行移位功能，S=0时串行移位，并屏蔽并行输入功能，D5-D0为数据输入端，Q5-Q0为数据输出端，A0为串行输入端，来接受部分积低位移出的数据。
（1）乘数芯片外观及内部电路图图乘数寄存器芯片外观按照整体模块设计时的思想，乘数寄存器具有并行输入输出和串行输入输出功能，我们可在被乘数寄存器上面加一部分电路来实现，它同样由六位D触发器组成，每个触发器的输入端不是直接接在数据输入端上，而是通过片选电路接入，同时每个D触发器的输出端也是通过片选电路接到下一个触发器的输入端，这样就可以通过片选段S的不同（0或1）来选择具体的操作，具体电路图如下：图乘数寄存器芯片内部电路图（2）功能仿真功能仿真波形如下：图乘数寄存器测试波形仿真从以上波形中数据可以看出，输入数据为101100该器件清零，当第一个上升沿到来时S=1，数据被打入，当第二个上升沿到来时S=0，A0始终为1，此时产生移位。
所以该器件设计成功。
部分积模块的设计与实现部分积的设计是乘法电路中比较重要的一块，它和乘数的功能基本一样，只是在D触发器的选择上稍有不同，部分积寄存器选用的是有异步清零端CLR的D 触发器，并且为高电平清零，其余端和乘数一样，S=1：并行输入，S=0：右移。
（1）部分积芯片外观及内部电路图图部分积寄存器芯片外观通过和乘数寄存器比较可以发现，两者的不同点就是在D触发器的选择上，部分积是用具有异步清零的D触发器（高电平有效），并将其清零端CLR作为一个输入端。
A为能起到保存最低一位数据功能的D触发器，防止乘数脉冲和部分积脉冲上升沿到来存在的时间差而引起的不能移入的情况，此D触发器的输出端接入乘数的高位串行输入端，并实现移位，又因为部分积不需要串行输入数据，所以串行输入端接地，具体电路实现如下图：图部分积寄存器电路图（2）功能仿真图部分积寄存器波形仿真从波形可以看出输入数据为110010，CLR在前两个上升沿为高电平，起清零作用，所以输出端均为0，到第三个上升沿到时CLR已是低电平，S=1，数据被打入，此后S=0，电路实现移位，所以此电路设计成功。
控制器模块的设计与实现控制器由波形发生器和计数器组成，波形发生器实现用输入的CLK和S波形产生乘数寄存器S端其CLK波形，计数器实现当乘数寄存器到第五个上升沿到来时计数进位输出为1，并保持不变，其中其CLK和乘数S脉冲相同，将计数器的进位输出端CO和输入的CLK一同接入或门输出作为所有部件的CLK脉冲，当进位输出为1时，CO和CLK进行或运算，结果输出为1，即脉冲恒为1，电路停止工作，此时输出结果。
（1）控制器芯片外观及内部电路图总控制器芯片外观按照整体设计思路，需要输入两个脉冲：CLK和S，作为部分积的时钟信号和S片选端脉冲，同时也是被乘数的时钟脉冲，但乘数的时钟脉冲（CLKX）和S（SX）端脉冲却要通过这两个波形产生（具体形状见底下功能仿真中的波形发生器波形），然后通过这4个波形使总电路正常工作，其中乘数只在首次进行数据写入，之后只进行移位而不再写入数据，所以乘数的S片选端只在刚开始为高电平，之后应该全为低电平，所以其波形可通过一个D触发器来实现，其D输入端接高电平，并将输入波形作为器脉冲源，当地一个上升沿到时，其输出端变成高电平，并不在变化，而本电路中要得到相反的结果，可在其输出端加非门来实现，但要通过CLK和S产生CLKX波形，通过比较CLKX和CLK波形可以发现，CLKX刚好是CLK两倍波形，所以可把S取反之后加到一个D触发器的输入端，然后将S作为其脉冲源即可，具体电路如下图：图波形发生器电路图对计数器部分可直接用书上的计数器，如图所示，其以S脉冲作为脉冲源，3个JK触发器最大可接成8进制计数器，但在本电路中只需4进制计数器即可，即当S走到第5个脉冲时进位输出为1并保持不变，所以当三个输出端输出数据为101是进位输出为1，这可通过一个三输入的与门实现，其中一个输入端为低电平输入，为了保存进位输出可将其进位输出端作为一个D触发器的脉冲，D输入端接高电平，一旦进位输出为1D触发器被触发并输出1，具体电路如图所示。
图计数器电路图（2）功能仿真图波形发生器波形仿真图计数器波形仿真从上面的两个波形可以看出，在波形发生器部分，输入CLK和S，输出四个波形：BUFENJIS(部分积Ｓ端脉冲)，ＳＸ（乘数Ｓ端的脉冲），ＢＵＦＥＮＪＩＣＬＫ（部分积CLK脉冲），CLKX（乘数CLK脉冲）；在计数器部分当第五个上升沿到来时候其进位输出为一，并不在变化，电路设计成功。
加法器及其他模块的设计与实现采用两个原有的XCV200可编程逻辑芯片加法器件ADD4实现电路中的加法，由于要求是４位数据，加上两个符号位共６为数据，所以第二片４位加法器芯片的两个高位分别接地，输出端也只取其低两位。
（1）加法器芯片外观及其内部电路图加法器芯片外观图加法器内部电路图（2）功能仿真图加法器仿真A5-A0和B5-B0是输入数据，因为题目要求是原码一位乘，所以其加法器只参与两个数据的绝对值运算，即符号位均为0，输入数据分别为001101和001101，C5-C0为输出，可以看出结果正确无误，所以电路设计成功。
（3）电路其他部件说明除了上述的五大模块以外，整个电路也包含其他部件，具体有符号转化部件和符号位异或运算，符号位转换部分是把输入的数据转换成其绝对值，即无论两个符号位是１１还是００，则通过符号转换部件后输出均为００，其实现电路如下所示：由于两个与门的一端均接地所以两个输出端均为０。
然后符号位进行异或运算得到符号部分的正确输出结果。
2. 3 总电路仿真测试仿真测试试主要验证设计电路逻辑功能、时序的正确性，本次设计为原码一位乘法，设计完成主要采用功能仿真方法对设计的电路进行仿真从而验证其电路功能的正确性。
（1）建立仿真波形文件及仿真信号选择功能仿真时，首先建立仿真波形文件，输入仿真信号为CLK和S，数据输入A5-A0和Ｂ５－Ｂ０，符号位输入为Ａ５Ａ４和Ｂ５Ｂ４，结果输出C5-C0，对以上选定的输入信号设置参数，验证输出信号的正确性。
基于8位模型机的定点原码一位乘法的实现
Ｋ ｅ ｏ ｄｓ ｏ ｐｕｔｒｏ ｇａ ｚ ｔｏｎ；ｍ ｏｄ ｌｃ ｙ ｗ ｒ ：ｃ ｍ ｅ ｒ ｎｉａｉ ｅ ｏｍ ｐ ｅ ； ｉ —ｏｒｇ ｎａ ｕ ｔ ｉ ａｉ ｕｔ ｒ ｐｏ ｎｔ— ｉｉ ｌ ｍ ｌｉ ｃ ｔｏｎ； ｉ ｒ ｏｇ ａ ｐｌ ｍ ｃ ｏｐｒ ｒｍ
原码一位乘法
实验课程: 计算机组成原理实验时间:班级:姓名:学号批阅教师:硬布线实现原码一位乘法实验内容：在实验箱上用硬布线方法实现原码一位乘法实验设备：CP226组成原理实验箱实验设备介绍:CP226 模型机包括了一个标准CPU 所具备所有部件，这些部件包括：运算器ALU、累加器A、工作寄存器W、左移门L、直通门D、右移门R、寄存器组R0-R3、程序计数器PC、地址寄存器MAR、堆栈寄存器ST、中断向量寄存器IA、输入端口IN、输出端口寄存器OUT、程序存储器EM、指令寄存器IR、微程序计数器uPC、微程序存储器uM，以及中断控制电路、跳转控制电路。
其中运算器和中断控制电路以及跳转控制电路用CPLD 来实现，其它电路都是用离散的数字电路组成。
微程序控制部分也可以用组合逻辑控制来代替。
模型机为8 位机，数据总线、地址总线都为8位，但其工作原理与16位机相同。
模型机的指令码为8 位，根据指令类型的不同，可以有0 到 2 个操作数。
指令码的最低两位用来选择R0-R3 寄存器，在微程序控制方式中，用指令码做为微地址来寻址微程序存储器，找到执行该指令的微程序。
而在组合逻辑控制方式中，按时序用指令码产生相应的控制位。
在本模型机中，一条指令最多分四个状态周期，一个状态周期为一个时钟脉冲，每个状态周期产生不同的控制逻辑，实现模型机的各种功能。
模型机有24 位控制位以控制寄存器的输入、输出，选择运算器的运算功能，存储器的读写。
24 位控制位分别介绍如下：XRD ：外部设备读信号，当给出了外设的地址后，输出此信号，从指定外设读数据。
EMWR：程序存储器EM 写信号。
EMRD：程序存储器EM 读信号。
PCOE：将程序计数器PC 的值送到地址总线ABUS 上。
EMEN：将程序存储器EM 与数据总线DBUS 接通，由EMWR和EMRD决定是将DBUS 数据写到EM 中，还是从EM 读出数据送到DBUS。
IREN：将程序存储器EM 读出的数据打入指令寄存器IR 和微指令计数器uPC。
原码一位乘法器logisim代码
原码一位乘法器logisim代码
下面是一个使用Logisim实现的8位无符号数原码一位乘法器的代码示例：
```text
// 定义输入输出端口
A[7..0]：INPUT；
B[7..0]：INPUT；
C[7..0]：OUTPUT；
// 用异或门计算乘积的符号
XOR G1：A[7] B[7]；
// 用与门判断乘积是否为正
AND G2：G1[7]；
// 使用移位寄存器计算乘积的值
SHIFT R0：A[7..0]；
SHIFT R1：B[7..0]；
MUL R2：R0[7..0] R1[7..0]；
SHIFT R3：R2[7..0]；
ADD R4：R3[7..0] R2[0]；
// 输出结果
C[7..0]：R4[7..0]；
```
在这个示例中，首先使用异或门计算乘积的符号，然后使用与门判断乘积是否为正。
接着，使用移位寄存器计算乘积的值，并将结果与乘积的符号进行相加，最后输出结果。
你可以根据自己的需求修改输入输出端口的位数和相应的门电路。
希望这个示例能帮助到你。
《定点乘法器》PPT课件知识讲解
数学特征
N
n1
ai 2i i0
n1
[1 i0 (1 ai )2i ]
an 0 an 1
n1
统一表示为 Nan2n ai2i i0
负权因数
22
计算
例1：已知[X]补＝01101, [Y]补＝10101, 求它们表示的数值？
23
直接补码阵列乘法
以5位二进制乘法为例。A＝(a4)a3a2a1a0 B＝(b4)a3a2a1a0
带权输入
XYZ -X -Y -Z
000 001 010 011 100 101 110 111
X Y -Z -X -Y Z
000 001 010 011 100 101 110 111
带权输出
CS -C -S
00 01 01 10 01 10 10 11
C -S -C S
00 01 11 00 11 00 10 11
4
一 定点数原码乘法
1 原码的乘法 基本思想:每次用乘数的一位去乘被乘数。 (1).算法分析 例. 0.1101×1.1011
乘积 P = X × Y 符号 SP= SX⊕SY
5
实例
0.1101
×0.1011 1101
1101 0000 1101
部分积
0.10001111 上符号：1.10001111 问题：1）加数多（由乘数位数决定）。
ai*＝ai⊕ECi－1,
0≤i≤n
17
求补器
说明： 按位扫描的方法，进行求补的方法就是从
数的最右端a0开始,,由右向左,直到找出第 一个“1”，ai以左的每一个输入位都求反, 即1变0,0变1。 当控制信号线E为“1”时,启动对2求补的操 作。E为“0”时,输出将和输入相等。 最右端的起始链式输入C－1必须永远置成 “0”。
计算机组成原理第二章 第8讲 定点乘法运算
a4b1 a3b1 a2b1 a1b1 a0b1
a4b2 a3b2 a2b2 a1b2 a0b2 a4b3 a3b3 a2b3 a1b3 a0b3
a4b4 a3b4 a2b4 a1b4 a0b4
1、定点原码乘法原理
用公式描述乘法过程： 设有两个无符号二进制整数： A＝am－1…a1a0 B＝bn－1…b1b0 它们的真值分别为a和b,即 a ＝∑ai2i i ＝0
m－1
b ＝ ∑ b j2 j
j＝0
n－1
在二进制乘法中,被乘数A与乘数B相乘,产生m＋n位 乘积P： P＝pm＋n－1…p1p0 乘积P 的数值为：
实现这个乘法过程所需要的操作：
其中的aibj实际为ai与bj的逻辑与
不带符号位的阵列乘法器
解决问题的核心：
怎样将乘法阵列中的每个逻辑与累加
t=(n-1)*T+4T 其中(n-1)*T为或门延迟时间，4T为最高位 与门和异或门的时延。 与教材上有出入
3、带符号的阵列乘法器(间接法)
带符号的阵列乘法器既适用于原码乘法也
适用于补码乘法 A、B均为原码时：
算前求补和算后求补禁用，即不求补
算前求补和算后求补有效，需要求补
A、B均为补码时：
两者都是符号位单独运算 后者耗时约增加一倍
3、带符号的阵列乘法器(间接法)
[例20] 设x=+15，y=-13，用带求补器的原码阵列乘法器求出 乘积x· y=? 解：[x]原=01111 , [y]原=11101 , |x|=1111 , |y|=1101 符号位运算：0⊕1=1 1111 × 1101 被乘数和乘数都是原码时： ———————————— 求补操作不执行，只将去掉 1111 符号的数值部分原样输出。 0000 1111 ＋ 1111 ———————————— 11000011 乘积符号为1，算后求补器输出11000011， [x×y]原=111000011 换算成二进制数真值是 x· y = (-11000011)2 = (-195)10 2016/6/25 30
最新第四讲 定点运算(乘法)精品课件
右移一位 = 0.1{A +0.1[ 0 • A+0.1(A + 0.1A)]}
= 2-1{A +2-1[ 0 • A+2-1(A + 2-1(A+0))]}
第一步 被乘数A + 0
①
第二步 右移(yòu yí) 一 位，得新的部 分积
第三步 部分积 + 被乘数
② ③
…
第八步 右移(yòu yí) 一 位，得结
最后 加[–x]补，校正
第十八页，共41页。
Booth乘法公式(gōngshì)
证明
1）、当被乘数x符号任意，乘数y符号为正时(zhènɡ
shí)：
根据[[yx补]]补补码=定= 0x义0.y：.x1y1x22LLyxnn==y2 + x = 2n+1 + x
(mod2)
∴ [x]补 [y]补 = 2n+1 y + x y = 2(y1y2 yn ) + x y
= [ x]补[ y0 + ( y1 y121) + ( y2 21 y2 22 ) + + ( yn 2(n1) yn 2n )]
= [ x]补[( y1 y0 ) + ( y2 y1)21 + + ( yn yn1)2(n1) + (0 yn )2n ]
= [ x]补[( y1 y0 ) + ( y2 y1)21 + + ( yn+1 yn )2n ]
(fú∵hào[[)yxy为]]补=补负[==y时]1x补：.0y.x12y1x=22L1L.yy1xnyn2=L2y+n
y
定点乘法器设计
防止符号位扩展
• 例： B = 9 = (001001)2，A = 10 = (01010)2， AB = 90 = (01011010)2的执行过程。
防止符号位扩展
• 防止符号扩展的方式解决部分积是负数时可能产生的问题。
• 假定所有的部分积都为负，那么所有符号扩展的“1”的和
是：sig ns(m /2) (1 ( 1 )2n)4i 2n( 1 )(2m1)
= (-2bn-1 + bn-2+bn-3)2n-2 -bn-32n-3 +bn-42n-4+ … +b020
j
B (2b2i1b2i b2i1)22i i0
二阶Booth算法—控制信号编码
b2i+1b2ib2i-1 重编码
000
0
001
1
010
1
011
2
100
-2
101
-1
110
-1
111
-0
乘法计算方法
• 用笔算进行乘法计算的方法为：
0101 1010
0000 0101 0000 0101 00110010
术语
被乘数 乘数
部分积
乘积
乘法运算的关键
• 要提高乘法计算速度，需要：
➢ 加快部分积的形成 ➢ 减少部分积数目
✓ 采用多位扫描、跳过连续的0/1串和对乘数重编码（如 Booth算法）等处理方法
符号与数值分别控制
NEG B1
B2
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
1
1
0
原码一位乘法课程设计
原码一位乘法课程设计一、课程目标知识目标：1. 让学生掌握原码一位乘法的概念和原理，理解其在计算机运算中的重要性。
2. 使学生能够运用原码一位乘法算法进行二进制数的乘法运算，并正确表示结果。
3. 帮助学生理解原码乘法与补码乘法的区别与联系，提高学生对计算机中数值表示方法的认识。
技能目标：1. 培养学生运用原码一位乘法进行二进制乘法运算的能力，提高学生的计算速度和准确性。
2. 培养学生分析原码一位乘法运算过程中可能出现的问题，并能提出相应的解决方法。
情感态度价值观目标：1. 培养学生对计算机运算原理的兴趣，激发学生主动探索计算机科学知识的欲望。
2. 培养学生团队合作意识，使学生学会在合作中解决问题，共同提高。
3. 培养学生严谨的学术态度，使学生认识到计算机运算中的精确性和逻辑性。
课程性质：本课程属于计算机科学领域，涉及二进制运算和数值表示方法，具有理论性和实践性。
学生特点：学生已具备一定的二进制基础知识，具有一定的逻辑思维能力和动手操作能力。
教学要求：结合学生特点，注重理论与实践相结合，以实例讲解和动手练习为主，提高学生对原码一位乘法的理解和运用能力。
在教学过程中，关注学生个体差异，给予个性化指导，确保学生能够达到预定的学习目标。
通过课程学习，使学生能够将原码一位乘法应用于实际计算问题，提高学生的计算思维和问题解决能力。
二、教学内容1. 引入原码一位乘法概念，回顾二进制数的表示方法及其运算规则。
2. 讲解原码一位乘法的运算原理，以实例展示原码乘法运算过程。
3. 分析原码一位乘法与补码乘法的区别和联系，探讨各自在计算机运算中的应用场景。
4. 制定原码一位乘法运算步骤，引导学生通过练习掌握运算方法。
- 确定乘数和被乘数的原码表示；- 进行二进制乘法运算；- 判断符号位，确定结果符号；- 转换结果为原码表示。
5. 设计实例和练习题，涵盖不同类型的原码一位乘法运算，提高学生的实际操作能力。
6. 教学内容进度安排：- 第一节课：引入概念，讲解原码一位乘法原理，分析运算规则；- 第二节课：对比原码与补码乘法，通过实例讲解和练习加深理解；- 第三节课：总结原码一位乘法的运算步骤，进行实际操作练习；- 第四节课：巩固所学知识，解决实际问题，拓展学生思维。
最新组原：定点补码一位乘法器的设计
课程设计报告课程设计名称：计算机组成原理课程设计课程设计题目：定点补码一位乘法器的设计院（系）：计算机学院专业：计算机科学与技术班级：学号：姓名：指导教师：完成日期：2011年1月14日目录第1章总体设计方案 (1)1.1设计原理 (1)1.2设计思路 (2)1.3设计环境 (4)第2章详细设计方案 (5)2.1顶层方案图的设计与实现 (5)2.1.1创建顶层图形设计文件 (5)2.1.2器件的选择与引脚锁定 (6)2.1.3编译、综合、适配 (7)2.2功能模块的设计与实现 (7)2.2.1 取补模块的设计与实现 (7)2.2.2选择器模块的设计与实现 (9)2.2.3 乘数补码移位寄存器模块的设计与实现 (12)2.2.4 部分积移位寄存器模块的设计与实现 (14)2.2.5加法器模块的设计与实现 (16)2.3仿真调试 (16)第3章编程下载与硬件测试 (19)3.1编程下载 (19)3.2硬件测试及结果分析 (19)参考文献 (22)附录（电路原理图） (23)第1章 总体设计方案1.1 设计原理由于机器都采用补码做加减运算，所以设计补码乘法器能避免码制转换，提高机器效率。
在计算两个补码相乘时，可以通过Booth 算法来实现定点补码一位乘的功能。
布斯(Booth)算法采用相加和相减的操作计算补码数据的乘积，Booth 算法对乘数从低位开始判断，根据后两个数据位的情况决定进行加法、减法还是仅仅进行移位操作。
补码一位乘法的运算规则：(1) 被乘数一般取双符号位参加运算。
(2) 乘数可取单符号位以决定最后一步是否需要校正，即是否加补][X -。
(3) 乘数末位增设附加位1+n y ，且初值为0。
部分积补][0Z 初始值为0。
(4) 被乘数[x]补乘以对应的相邻两位乘数（n n y y -+1）之差值，再与前部分积累加，然后右移一位（乘2-1），形成该步的部分积累加和。
1+n y 与n y 构成各步运算的判断值，以决定如何操 作补][X ，见图1.1Booth 算法操作说明：图1.1 Booth 算法操作说明(5)按照上述算法进行n+1步操作，但第n+1步不再移位，仅根据0y 与1y 的比较结果作相应的运算即可。
vivado 定点数乘法
在Vivado设计套件中实现定点数乘法通常涉及到几个步骤，包括定点数的表示、乘法器的选择以及乘法操作的实现。
以下是详细的步骤：1. 定点数表示：首先确定定点数的位宽和小数点位。
例如，一个8位的定点数可能有4位整数部分和4位小数部分。
定点数的表示形式将直接影响乘法操作和结果的处理。
2. 选择乘法器：在Vivado的IP Catalog中，选择合适的乘法器。
对于定点数乘法，可以使用通用的并行乘法器（Parallel Multiplier）。
配置乘法器的参数时，需要指定数据位宽和小数点位。
3. 乘法器配置：在IP配置界面中，设置乘法器的类型（如无符号或有符号）、位宽、小数点位等参数。
如果是有符号定点数乘法，确保IP支持符号位的扩展（如使用二进制补码表示法）。
4. 生成IP核：配置完成后，生成IP核，并将其添加到项目中。
5. 编写测试平台：使用VHDL或Verilog编写测试平台（testbench），以验证定点数乘法器的功能。
在测试平台中生成输入信号，运行乘法器，并检查输出结果是否正确。
6. 仿真和验证：在Vivado Simulator中运行测试平台，进行仿真验证。
检查乘法结果是否符合预期，并确保在所有可能的输入组合下都能正常工作。
7. 综合和实现：一旦仿真验证通过，可以对设计进行综合（Synthesis）和实现（Implementation）。
在这一步中，Vivado会将硬件描述语言代码转换成可以在FPGA上实现的门级逻辑。
8. 硬件测试：最后，将设计下载到FPGA板上，进行实际的硬件测试，确保在真实硬件环境中定点数乘法器也能正常工作。
在整个设计流程中，需要特别注意定点数溢出和舍入问题。
设计时可能需要引入饱和机制或舍入逻辑，以确保乘法结果的准确性和可靠性。
此外，为了优化性能和资源利用率，可能还需要对乘法器的实现进行时序分析和优化。