一种MPEG2视频解码器的系统设计

固体电子学研究与进展000109固体电子学研究与进展 RESEARCH & PROGRESS OF SSE 2000　Vol.20　No.1　P.60-65

一种MPEG2视频解码器的系统设计

陈旭昀　郑金山　周汀　章倩苓摘要：对于设计像MPEG2视频解码器的复杂系统，关键的难点是其系统结构的设计。文中设计了一种适合VLSI实现的MPEG2解码器的系统结构。它支持MPEG2(MP＠ML)码流，并且兼容MPEG1码流。为了设计和优化这个结构，采用硬件描述语言VHDL设计了系统级的MPEG2视频解码器。此解码器在Viewlogic系统中进行了模拟，并且对一些码流进行了测试验证。 关键词：运动图像专家组；视频解码；超大规模集成电路 中图分类号：TN47 文献标识码：A 文章编号：1000-3819（2000）01-0060-06

The System Architecture Design of a MPEG2 Video Decoder for VLSI Implementation

Chen Xuyun Zheng Jinshan Zhou Ting Zhang Qianling （ASIC ＆ System State-key Lab．， Fudan Univ．， Shanghai， 200433， CHN）

Abstract：For complex system like MPEG2 video decoder， the crucial difficulty is its system architecture design． In this paper， a system architecture of MPEG2 video decoder suitable for VLSI implementation is designed． This architecture is specified in MPEG2 main profile at the main level （MP＠ML） and is compatible with MPEG1 bitstream． In order to design and optimize this architecture， a system level MPEG2 decoder is developed， which is described by VHDL and simulated in viewlogic environment． Some bitstreams have been tested to show its correctness． Key words：MPEG；video decoding；VLSI

1　引 言 MPEG2(Moving pictures experts group)［1］算法作为数字压缩和传输系统的关键技术，被广泛地应用在图像压缩、多媒体通讯系统以及各种消费类电子中。DVD以及HDTV系统中核心技术之一就是MPEG2算法。由于MPEG2算法具有很高的计算复杂度，需要用高性能的超大规模集成电路芯片来实时实现。最近国际上已有一些报道［2～4，8］。MPEG视频解码主要包括变长码解码、反量化、反离散余弦变换、运动补偿

等解压缩模块。关于这些模块的结构设计有许多报道［5～7］。然而，由于MPEG算法

的高复杂性，设计MPEG解码器的最困难部分是如何在从系统级划分这些模块以及优化它们之间的连接及其控制机理，而不仅仅在于如何设计这些模块本身。所以对于设

file:///F|/qikan_htm抽取_2000before/kjqk(200810)/gtdzxyjyjz/gtdz2000/0001/000109.htm（第 1／6 页）2009-12-31 18:41:36固体电子学研究与进展000109计像MPEG2视频解码器的复杂系统，必须进行系统级设计优化。本文就是在基于以上的考虑而进行的。 文中设计了一种设计适合于VLSI实现的MPEG2视频解码器系统结构。为了正确地在系统层次上分析和设计整个系统，专门设计了系统级的MPEG2视频解码器，采用硬件描述语言VHDL，在Viewlogic环境中进行模拟，并且对一些码流进行了测试。

2　解码器结构2．1　系统结构 一般来说，采用硬件实现MPEG2解码器可以采用以下两种方案：一是采用可编程DSP结构；二是采用专用VLSI结构。采用第一种方案的优点是它的灵活性，可以实现不同的算法。实际上，一些VLSI实现已经采用这种方案［2］，但是采用这种方案也有

一些缺点，容易引起总线冲突，DSP操作冲突和较大的芯片面积等问题。而第二种方案可能不大灵活，但是采用这种方案可以针对MPEG解码算法进行系统结构和子模块优化，可以减轻或消除总线冲突等问题，芯片面积也较小，本文就是采用了专用VLSI结构来实现MPEG2视频解码器。图1给出了笔者设计的MPEG2视频解码器的系统结构示意图。这种结构是为MP＠ML MPEG2码流所设计，并且支持MPEG1码流。从图1中可以看出，这个解码器主要由以下子模块组成： 1) 视频分析器(Video parser) 视频分析器的主要作用是分析MPEG视频码流的各种头信息，包括序列头信息、图像头信息、量化矩阵信息等，另外，它和变长码解码器一起进行运动矢量的解码。它还进行一些系统控制操作。 2) 变长码解码器(Variable length code decoder) 变长码解码器主要作为视频分析器的协处理器，对MPEG码流中各种类型的变长码解码，并根据不同类型的变长码把解码结果送至视频分析器或其它模块。它支持所有MPEG1和MPEG2变长码表。 3) 反余弦变换模块(Inverse discrete cosine) 反余弦变换模块主要进行二维反余弦变换。一般来说，有两种实现二维反余弦变换的方法。一种是行列分解法，另一种是二维直接实现方法。由于行列分解法具有较小的面积，所以这里采用了行列分解法。 4) 反扫描和反量化模块(Inverse scan and quantisation) 反扫描模块实现了两种扫描的解码：ZIGZAG和ALTERNATIVE扫描。反量化模完成反量化算术计算、饱和以及非匹配控制。 5) 运动补偿模块(Motion compensation) 由于MPEG2码流的预测方式极其复杂，所以设计运动补偿模块是MPEG视频解码器中的重点之一，本模块支持MPEG2视频码流中的各种预测方式，包括各种基于帧方式、基于场方式、Dual prime方式等。

file:///F|/qikan_htm抽取_2000before/kjqk(200810)/gtdzxyjyjz/gtdz2000/0001/000109.htm（第 2／6 页）2009-12-31 18:41:36固体电子学研究与进展000109t6201.gif (8528 字节)

t6202.gif (9190 字节)图1　MPEG2视频解码器系统结构图 Fig．　1　MPEG2 video decoder system diagram

6) 存储器处理单元(Memory management unit) 存储器处理单元主要包括存储器仲裁器和SDRAM接口电路。由于SDRAM具有很高的性能，采用SDRAM来替代常规的DRAM。存储器仲裁器从不同的模块接收请求信号，在一个时刻把存储器分配给其中某个模块占用。 2．2　MPEG2视频码流的解码过程 下面描述了采用图1结构的MPEG2视频码流解码器的解码过程： 1) 输入码流先从主机接收送至输入缓冲区，然后通过存储器处理单元把码流数据传送到SDRAM中的缓冲区。当VLD缓冲区变空时，在SDRAM中的缓冲区的码流数据被读出至VLD缓冲区。 2) 变长码解码器和视频分析器互相配合对VLD缓冲区中的码流数据进行解码。如果是关于MPEG的头信息，这些数据通过视频分析器把它们存入参数寄存器去控制解码器。如果是关于运动的变长码，首先通过变长码解码器进行解码，然后送至视频分析器计算运动码，包括运动矢量等。如果是反余弦变换系数，(run,level)对先由变长码解码器解码，然后送至反扫描和反量化模块。反量化模块只是对非零系数进行反量化以加快处理速度。 3) 进行反扫描和反量化后，数据送到反余弦变换模块进行二维反余弦变换。反余弦变换的结果由运动补偿模块接收。注意到，反余弦变换模块的前面和后面有两个缓冲器。每个缓冲器都是双缓冲结构以加快速度。这两个缓冲器同时还产生握手信号分别与反量化和运动补偿模块通讯。另外，反余弦变换模块不对Skipped的宏块和全零块进行计算，所以它们可以很快通过反余弦变换模块。

file:///F|/qikan_htm抽取_2000before/kjqk(200810)/gtdzxyjyjz/gtdz2000/0001/000109.htm（第 3／6 页）2009-12-31 18:41:36固体电子学研究与进展000109 4) 对于帧内宏块，数据经过反余弦变换后通过存储器处理单元写入SDRAM中图像缓冲区。对于非帧内宏块，首先运动补偿模块通过运动矢量从SDRAM中读取预测图像数据，经过一些计算和反余弦变换的结果相加得到最后的像素值，把它写入SDRAM中。 5) 一帧解码结束后，显示模块从SDRAM中读取重建图像并送视频子系统去显示。 2．3　系统级解码器 对于MPEG2视频解码器，采用传统的设计方法是不合适，并且几乎是不可能的。必须采用Top-down的设计方法。图2给出了设计流程。可以看出，在这个设计流程中，将会设计一个系统级的解码器。设计这样一个解码器的原因主要有两个，首先，通过系统级的解码器，可以从系统层次上划分和优化系统。这样首先可以更关注系统结构，而不是系统中子模块内部的具体结构。这样最终可以得到更有效的设计结果，并能提高设计效率。其次，在设计MPEG2解码器过程中，大量的模拟时间是设计的瓶颈之一。系统级解码器所需的模拟时间相对比较少，这样调试过程可以大大加快，从而加快设计周期。所以设计一个系统级的解码器非常必要，是设计一个高性能的MPEG2解码器的重要部分。

t6301.gif (2237 字节)图2　设计流程图 Fig．2　Design flow

这个系统级解码器是采用硬件描述语言VHDL进行描述，在Viewlogic环境中进行了模拟和调试。由于目前笔者最关心的是系统的结构设计而不是子模块的具体结构，所以对于一些子模块，比如说，视频分析器等，是采用了行为级的描述方法。但是这里行为级描述不是任意的，而是有限制的，对以后如何用实际的电路实现行为级有清楚的了解。