CMOS抗总剂量辐照原理及先进加固器件
cmos工作原理
cmos工作原理CMOS工作原理。
CMOS是一种常见的集成电路制造工艺，它广泛应用于数字集成电路和微处理器等领域。
CMOS工作原理是指互补金属氧化物半导体技术的工作原理，它是由n型金属氧化物半导体场效应晶体管（NMOS）和p型金属氧化物半导体场效应晶体管（PMOS）组成的。
在CMOS工作原理中，NMOS和PMOS是互补的，两者结合在一起可以实现高性能的数字电路。
CMOS工作原理的核心是基于场效应晶体管的工作原理。
在CMOS 中，NMOS和PMOS是通过栅极控制的。
当栅极电压为高电平时，NMOS导通，PMOS截止；当栅极电压为低电平时，NMOS截止，PMOS 导通。
这种互补的工作原理使得CMOS电路在工作时能够同时具备高速、低功耗和稳定性等优点。
CMOS工作原理的另一个重要特点是静态功耗低。
由于CMOS电路在静止状态下几乎不消耗功率，因此在大规模集成电路中得到了广泛的应用。
此外，CMOS还具有抗干扰能力强、工作温度范围广等优点，使得它在数字电路中占据了重要地位。
在实际应用中，CMOS工作原理还可以通过改变栅极电压来实现逻辑门的功能。
例如，当栅极电压为高电平时，NMOS导通，PMOS截止，此时逻辑门输出为低电平；当栅极电压为低电平时，NMOS截止，PMOS导通，此时逻辑门输出为高电平。
通过这种方式，CMOS可以实现各种逻辑门的功能，如与门、或门、非门等。
总的来说，CMOS工作原理是基于互补金属氧化物半导体技术的工作原理，它具有高速、低功耗、静态功耗低、抗干扰能力强等优点，因此在数字集成电路和微处理器等领域得到了广泛的应用。
通过对CMOS工作原理的深入理解，可以更好地应用它来设计和制造高性能的数字电路产品。
希望本文对您了解CMOS工作原理有所帮助，谢谢阅读！。
CMOSSOI+4Kb+SRAM总剂量辐照实验
半导体学报
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GHIJ@JIKLMNJOPH 总剂量辐照实验
参考文献
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76卷
图 7 :;<=>=<?3@(静态随机存储器芯片照片 A.B17 YM&I&K.H-&B-JQM&GIM*HM.Q
cmos存储单元电路抗单粒子翻转加固设计研究
cmos存储单元电路抗单粒子翻转加固设计研究引言CMOS存储单元电路是现代数字电路中常用的重要组成部分。
然而，由于外界干扰等因素，存储单元电路在运行过程中可能会出现单粒子翻转的问题，导致数据错误。
为了解决这一问题，本文将对CMOS存储单元电路的抗单粒子翻转加固设计进行研究和探讨。
单粒子翻转的原因及影响1.单粒子翻转的原因：–电子散射：外部高能粒子与电流中的电子发生碰撞，导致存储单元中的电荷翻转。
–磁场干扰：外部磁场的干扰使存储单元中的磁场翻转，进而导致电荷翻转。
2.单粒子翻转的影响：–数据错误：当存储单元中发生单粒子翻转时，原本存储的数据会发生错误。
–系统崩溃：单粒子翻转可能导致系统崩溃，特别是在数据冗余度较低时更易发生。
抗单粒子翻转加固设计方案1. 电荷控制技术1.使用电荷冗余技术：在存储单元中引入额外的电荷，使得单粒子翻转发生的概率降低。
2.设计电荷感测电路：监测存储单元中的电荷状态，及时发现和修复单粒子翻转产生的错误。
2. 磁控制技术1.使用磁屏蔽材料：在存储单元周围使用磁屏蔽材料，减少外部磁场对存储单元的干扰。
2.设计磁场感测电路：通过感测存储单元周围的磁场变化，实时检测系统是否受到单粒子翻转的影响。
3. 结构优化技术1.减小存储单元的尺寸：缩小存储单元的尺寸可以降低外界干扰的影响，减小单粒子翻转的概率。
2.设计物理屏蔽结构：为存储单元设计物理屏蔽结构，阻碍外部粒子与存储单元之间的相互作用。
4. 回滚技术1.设计数据冗余电路：通过在存储单元中引入数据冗余，可以在发生单粒子翻转时实现数据的纠错和恢复。
2.确保数据一致性：在存储单元进行写操作时，采用回滚技术确保数据的一致性，防止单粒子翻转导致的数据错误。
结论CMOS存储单元电路抗单粒子翻转加固设计是提高数字电路可靠性的重要手段。
本文对电荷控制技术、磁控制技术、结构优化技术和回滚技术等方面进行了深入研究和探讨。
通过采取相应的技术手段，可以有效降低单粒子翻转的发生概率，提高存储单元电路的稳定性和可靠性。
CMOS器件实验室总剂量辐照评估方法研究
Ｃ ＭＯＳ器 件 实验 室 总剂 量 辐 照 评 估 方 法 研 究
何 宝平 ， 张凤祁 ， 志斌 ，罗尹虹 姚
（ 西北核技术研 究所 ， 陕西西安 ７ ０ ２ ） １ ０ ４
摘要： 主要研究 了 Ｌ ４０Ｒ —ＭＯ 器 件与∞ ｏ 射 线辐照总剂量 、 Ｈ ０７ Ｈ Ｃ Ｓ Ｃ Ｔ 剂量 率 以及 辐照后退 火时 间
１ ＭＩ ＿ＴＩ ８ ３ ０ ９ ４试 验方法 ＬＳ ） ８ Ｄ １ １ ． ．
早 期 的 ＭＩ ＿ＴＤ－８ Ｃ试 验 方 法 １ １． ＬＳ ８３ ０９３ 中 ， 为通 过 Ｃ 认 。 ｏ源 ０ ５ ３ ／ 剂 量 率 的 总 ． ～ Ｇｙ ｓ
剂量辐 照试验就可以模 拟空间辐射环境， 因为 当时 Ｃ Ｓ ＭＯ 器件 的总剂 量效应 只考虑氧化物 陷阱电荷的影响。后来通过对低剂量率效应的 研究 ． 发现在空 间辐射环境下产生 大量 的界面 态， 引起对 Ｃ Ｓ器件损伤 比氧化物陷阱电荷 ＭＯ
国内大 多数研 究者 只是按 照美 军 标 １１ ． 、 ０９ ４ １１． ０ ９ ５电离辐射 总剂量测试方法进行 。这些 标准试验方法是国外用来评估空间电子元器件 １ 年之久 的测试标准Ｉ 。这些标 准 的实 验方 ０ １ ］ 法是如何形成和建立 的， 国内很 少有人从效应
法 １１． 进行修改 ， 出了改进的 ＭＩ－Ｔ ） ０９ ３ 提 ＬＳ 【 Ｉ ８３ ８Ｄ试 验 方 法 １ １． 。图 １给 出 了 ＭＩ— ０９ ４ Ｌ
靠性， 需对器件进行辐射能力评估 ， 以便根据器
件 的抗辐射 能力进行器件或 系统 的抗辐射 加 固。采用和空间辐射相同的低剂量率下进行辐
估空间氧化物陷阱电荷和界面态 电荷 的合理性 和保守性 ， 然后对其进行了修正 ， 使其 能够为国 产Ｃ Ｓ ＭＯ 星用器件空 间低 剂量率辐射效应评
cmos芯片原理
cmos芯片原理摘要：I.引言- 介绍CMOS芯片的作用和应用领域II.CMOS芯片的原理- 解释CMOS芯片的工作原理- 描述CMOS芯片中的基本元件- 详述CMOS芯片的制造过程III.CMOS芯片的特点- 列举CMOS芯片的主要特点- 解释这些特点如何影响芯片的性能IV.CMOS芯片的应用- 介绍CMOS芯片在各种电子产品中的应用- 解释CMOS芯片为什么在这些应用中如此重要V.结论- 总结CMOS芯片的重要性和应用领域正文：I.引言CMOS芯片是一种常见的半导体器件，广泛应用于计算机、手机、数码相机等电子设备中。
CMOS芯片的原理是什么？它有哪些特点？本文将详细介绍这些问题。
II.CMOS芯片的原理CMOS芯片的工作原理基于互补金属氧化物半导体(CMOS)技术。
CMOS 技术是一种半导体制造工艺，它利用两种互补的半导体材料——N型和P型——在芯片上形成电路。
这两种材料具有不同的导电特性，可以用来构建各种逻辑门电路、存储器和运算放大器等。
CMOS芯片中的基本元件包括晶体管、电容器和电阻器等。
晶体管是CMOS芯片中最基本的元件，它可以控制电流的流动，实现逻辑运算和信号处理等功能。
电容器和电阻器则用于存储和调节电荷，实现存储和滤波等功能。
CMOS芯片的制造过程非常复杂。
首先，制造商会将两种半导体材料沉积在芯片表面，然后通过光刻和蚀刻等工艺将它们形成晶体管和其他元件。
接下来，制造商会将芯片放入高温炉中，通过化学气相沉积(CVD)等工艺将芯片表面氧化，形成一层保护膜。
最后，制造商会将芯片上的元件连接起来，形成完整的电路。
III.CMOS芯片的特点CMOS芯片具有许多特点，包括低功耗、高速度、高噪声抑制和宽动态范围等。
这些特点使得CMOS芯片非常适合用于数字电路和模拟电路的设计和制造。
CMOS芯片的低功耗特性是由于它的基本元件具有非常低的电流消耗。
这使得CMOS芯片能够在低电压和低电流的情况下工作，从而节省电能并延长设备的电池寿命。
抗辐射加固CMOS基准设计
第 15 卷
ห้องสมุดไป่ตู้
1 DTMOS 二极管特性分析
在 CMOS 混合信号工艺中，带隙基准中的二极管采用连接成二极管形式的 PNP 晶体管。该 PNP 晶体管把 n 阱中的 p+区(与 PMOS 的源漏区相同)作为发射区，n 阱本身作为基区，p 型衬底作为集电区，并且接到地上。二 极管形式的 PNP 晶体管的核心是 pn 结，该 pn 结的边缘区域与较厚的场氧层相连，如图 1 所示。在总剂量辐射 环境中，场氧层俘获空穴，并在靠近 SiO2/Si 界面的 SiO2 一侧的边界积累，感应形成一个与常规 pn 结特性不同 的寄生 p-n+结，并与主二极管并联。由于场氧层下方辐射感应的过剩电子浓度取决于辐射累积剂量，在辐射环 境下，二极管总的 I/U 特性会有相当大的漂移，从而造成基准输出电压不稳定[7-8]。
准则；采用 DTMOS 和抗辐射设计加固技术，完成了抗辐射加固 CMOS 基准设计。辐照试验结果表
明，设计的抗辐射加固 CMOS 基准的抗总剂量能力达到了 300 krad(Si)。
关键词：辐射加固；设计加固；带隙基准；动态阈值 MOS 管
中 图 分 类 号 ：T N74
文 献 标 志 码 ：A
doi：10.11805/TKYDA201701.0125
Keywords： radiation hardened； Radiation Hardening By Design； bandgap reference； Dynamic Threshold MOS
随 着 空 间 技 术 的 发 展 ，处 于 空 间 辐 射 环 境 中 的 航 天 器 对 所 用 电 子 器 件 的 抗 辐 射 能 力 提 出 了 更 高 要 求 [ 1] 。带 隙 基 准 因 具 有 与 电 源 电 压 变 化 、工 艺 参 数 变 化 和 温 度 变 化 几 乎 无 关 的 优 点 ，被 广 泛 用 于 低 压 差 线 性 稳 压 器 、DC/D C 变换器、高精确度 D/A 和 A/D 转换器等多种模拟和数模混合集成电路中，已成为模拟电路的关键功能模块[2]。 随着 CMOS 工艺和模拟集成电路设计技术的不断进步，CMOS 技术已经是复杂混合信号系统的主流选择，研究 CMOS 基准的抗辐射加固技术具有重要的现实意义。
亚微米CMOS集成电路抗总剂量辐射版图设计
面 陷阱引起 的器 件参 数退 化 已经非 常小 。一般认 为 深亚微 米 Ｃ ｓ技术 本 身 即是 加 固 的 ， 叫本 征 加 ＭＯ 也 固 。但 是 ， 用本 征 加 固也 带来式有 三种 ： 总剂 量辐 射 效 应 （ Ｉ 、 粒 子 翻转 ＴＤ） 单 效应 （Ｅ 和单 粒 子 闩锁 效 应 （ Ｅ ） Ｓ Ｕ） Ｓ Ｌ 。在 过 去 、 太
摘 要 ： 随着 商业 集成 电路 生产进 入亚微 米工 艺 时代 ， 生产 出 的微 电子 器件抗 辐射 能力不 断 其
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CMOS抗总剂量辐照原理及先进加固器件【摘要】随着半导体产业的进步以及空间技术和核工程的快速发展，越老越多的CMOS集成电路被应用于辐照环境当中。
因此CMOS电路面临着更加严峻的挑战。
为了保证CMOS集成电路在严苛条件下的性能表现以及可靠性，抗辐照加固技术应运而生。
本文从抗辐照加固的基本原理出发，分析了辐照失效的机理以及几种不同的失效模式，并简单介绍了几种不同的抗辐照加固结构。
关键词CMOS电路; 总剂量辐照加固;1 辐照失效机理集成电路在辐照环境下的机理大致有以下几种形式：⑴单粒子效应⑵总剂量效应⑶中子辐射效应⑷瞬时辐射效应⑸剂量增强效应⑹低计量率效应。
其中，导致器件失效的影响较大的辐射效应为总剂量效应（TID，Total Ionizing Dose）和单粒子效应（SEE，Single Event Effects）[1]。
下文将具体介绍这两种辐照效应的产生方式及其对电路单元的影响。
1.1 总剂量效应（TID）总剂量效应是当集成电路元器件长期处于辐射环境中时，多次粒子入射将会造成正电荷积累，从而引起器件性能发生退化甚至失效。
当航天器和武器型号中所使用的电子元器件工作在电离总剂量辐射环境中时，会遭遇高能粒子及光子的轰击，其工作参数及使用寿命不可避免地会受到影响和危害，严重时可引起航天系统失效，甚至导致不可想象的航天事故。
电离总剂量辐射对半导体元器件的影响主要体现在隔离二氧化硅层中，如：MOS结构的栅氧化物、隔离氧化物和SOI器件的BOX埋氧层等等。
辐射产生的电子会在几皮秒的时间内被扫出氧化层并被栅电极收集，而空穴会在栅极电场的作用下向Si/SiO2界面处缓慢运动。
然而，有些电子还没有来得及被扫出电场就已经又和空穴复合了。
没有发生复合反应的那部分电子空穴对被称为净电荷量。
没有被复合的空穴会在氧化层中以局域态的形式向界面处做阶跃运动。
当空穴运动到界面附近时，一部分会被界面处的空穴陷阱俘获，形成带正电的氧化物陷阱电荷。
总剂量效应对半导体器件主要有以下三个方面的影响：⑴、阈值电压漂移对于NMOS器件，在正常的正向偏置条件下，氧化层陷阱电荷主要分布在二氧化硅-硅界面的附近，并且氧化层中存在的空穴陷阱浓度一般在1018cm-3数量级以上，因此总剂量辐照过程中大部分的空穴都会被陷阱所俘获，形成氧化层陷阱电荷，使NMOS器件的阈值电压负向漂移。
另一方面，需要质子输运到界面处以参与界面陷阱电荷的形成，但是在相同电场的作用下，质子的迁移率要远小于空穴，分别为10-11cm2/V•s和10-5cm2/V•s，因此界面陷阱电荷的形成速度相对于氧化层陷阱电荷要慢许多。
因此在辐照总剂量不是很大的时候，氧化层中的空穴陷阱还没有完全被空穴占据而达到饱和的情况下，氧化层陷阱电荷要远多于界面陷阱电荷，此时阈值电压的漂移主要由氧化层陷阱电荷决定，即阈值电压负向漂移，并且随着辐照总剂量的增加，阈值电压会持续负向漂移。
但是在辐照总剂量足够大时，氧化层陷阱电荷将会趋于饱和，而界面陷阱电荷仍然继续增加，导致阈值电压负向漂移逐渐变慢，最后在界面陷阱电荷足够多时，其对阈值电压的影响将超过氧化层陷阱电荷，使得阈值电压出现回升，这种现象就是阈值电压的“反弹效应”。
⑵、泄漏电流增加总剂量辐射效应除了使NMOS器件的阈值电压发生负向漂移外，还会使器件的泄漏电流随着累积辐射剂量的增加而增大，是引起NMOS器件和集成电路失效的另外一个重要机制，并且集成电路的集成度越高，总剂量辐射引起的泄漏电流问题也就越明显，对集成电路的功耗影响更加严峻。
NMOS器件在受到总剂量辐射后，其栅氧化层和场氧化层都会引起泄漏电流的增加，但是通过上一部分阈值电压漂移的分析可知，氧化层中的陷阱电荷密度正比于氧化层厚度，而在当今的先进CMOS工艺中，器件栅氧化层的厚度已经可以做到几纳米甚至小于1nm的程度，使得栅氧化层中的陷阱电荷对泄漏电微细加工与MEMS技术2流的影响变得很小，并且栅氧化层厚度足够薄时，由于隧穿效应的存在，栅氧化层中积累的陷阱电荷也会更少，因此总剂量效应引起的泄漏电流主要存在于场氧化层区域。
场氧化层引起的泄漏电流又可以分成器件内部的泄漏电流和器件之间的泄漏电路。
器件内部的泄漏电流是指由于场氧化层侧向漏电，从而在NMOS 晶体管的源漏之间存在电压差时产生的泄漏电流；而器件之间的泄漏电流主要来自相邻晶体管不同偏压的源/漏端之间或者来自存在电压差的相邻N阱之间，是由于场氧化层底部漏电产生的。
研究表明由于场氧化层底部的电场强度要比顶部小三个数量级，从而造成对应区域的空穴产额差别很大，使得器件之间的泄漏电流要远小于器件内部的泄漏电流。
NMOS器件内部的场氧化层侧向漏电示意图如下图2-3所示，其中图2-3(a)为NMOS器件的版图，箭头所示的是NMOS器件源漏之间存在的漏电通道，该漏电通道靠近场氧化层侧表面；图2-3(b)是图2-3(a)沿AB虚线切开的剖面图，从图可知，由于总剂量效应的影响，在靠近硅衬底的场氧化层表面产生了正的氧化层陷阱电荷，并且这些陷阱电荷使得硅衬底表面感生出电子从而形成源漏之间的漏电通道。
⑶、迁移率降低硅衬底表面沟道的载流子迁移率是MOS器件一个非常重要的物理量，迁移率表征为单位电场下载流子的平均漂移速度，代表了载流子的导电能力大小，迁移率的大小直接影响到MOS器件驱动电流和跨导的大小，从而影响器件的电学特性。
载流子迁移率主要受到库仑散射、晶格散射以及杂质散射等影响，使迁移率发生变化。
当氧化层受到总剂量辐照的影响而积累氧化层陷阱电荷和界面陷阱电荷时，由于库仑散射作用的增强使得沟道内的载流子迁移率发生退化，并且迁移率退化的程度取决于陷阱电荷到界面的距离，因此界面处的界面陷阱电荷是造成载流子迁移率退化的主要原因。
MOS器件的跨导表征为栅极电压对器件输出电流的控制能力，跨导越大，表示很小的栅极电压变化就可以产生越大的输出电流改变值，表示栅极电压对输出电流的控制能力越强。
而器件的跨导与沟道中的载流子迁移率直接相关，在其他条件一样的情况下，载流子迁移率的退化将导致器件跨导的减小，这就意味着需要更大的栅压变化才可以产生退化之前同等大小的输出电流变化。
[2] 1.2 单粒子效应（SEE）单粒子效应是指半导体集成电路受到某种高能粒子入射之后，逻辑器件发生状态翻转、存储数据改变或者器件发生永久性损坏的现象。
单粒子效应产生的影响有很多种，可以被分为非破坏性效应以及破坏性效应。
⑴非破坏性效应包括：单粒子翻转(SEU, Single Event Upset)单粒子瞬态脉冲(SET, Single EventTransient)单粒子功能中断(SEFI, Single EventFunctional Interrupt)⑵破坏性效应包括：单粒子闩锁效应（SEL, Single EventLatch-up）单粒子烧毁(SEB, Single Event Burnout)单粒子栅击穿（SEGR, Single Event GateRupture）随着特征尺寸的不断缩小，集成电路进入深亚微米乃至纳米阶段。
需要在采用更先进工艺的IC层面对辐照效应进行更多方面的研究。
例如：随着特征尺寸的缩小，多重单元翻转MBU（Multiple Bit Upset）会显著恶化，而MBU用简单的ECC是不能纠错的，这将严重威胁EDAC的效率；还有特征尺寸缩小导致器件更容易受到α粒子的影响。
2 常见加固方式国内外的抗辐照技术，总体分为三种方法：材料和工艺加固，RHBP (Rad-Hard by Process)、设计加固，RHBD (Rad-Hard by Design)、抗辐照IC封装技术，RHBS (Rad-Hard by Shielding)。
2.1 材料和工艺加固通过工艺的优化来达到抗辐照的要求，目前在CMOS、SOI、SOS、砷化镓、铁电等工艺方面均有相关的研究，其中尤其以SOI的技术最为成熟、性价比最好，已被广泛应用在抗辐照集成电路中。
2.2 设计加固RHBD无疑是目前抗辐照技术的主流方法，电路方面可以使用更加可靠的电路设计。
对敏感且重要的逻辑电路部分，可以采用看门狗电路、三模冗余设计、电路中抗单粒子翻转的DICE结构设计等。
对于敏感逻辑电路部分，从版图方面也可以采用抗辐照的方案，如抗总剂量效应的特殊栅结构设计、抗单粒子闩锁的隔离环设计等。
CMOS抗总剂量辐照原理及先进加固器件 32.3 抗辐照IC封装技术IC封装级屏蔽于1979年首次提出，80年代研究了其可行性。
屏蔽式的封装技术可以使芯片抗辐照能力提高2-3个数量级。
目前已经进行了典型自然空间中抗电子和质子辐射屏蔽效率的实验研究。
3 常见加固器件3.1 Ω-gate SOI FINFET结构SOI MOS 晶体管已经从单栅的平面结构发展到三维的多栅结构（如FINFET）。
目前，三维SOI 多栅器件受到越来越多的关注，因为三维SOI 多栅器件能够提供更高的速度，更好的短沟道效应的控制以及对剂量率效应和单粒子效应更好的加固作用。
三维SOI 多栅器件的电气特性也明显优于相对应的二维体硅器件，因而总剂量辐照效应得到了显著的改善。
尤其是Ω-gate FINFET 在TID 方面展现了更高的优越性。
如图所示TG SOI FINFE可以分割成横向的对称DG FINFET和纵向的非对称DG FINFET两个部分，Z方向为FIN区宽度WFIN，X方向为FIN区高度HFIN。
其顶部和两侧的栅氧厚度均为tox，底部的埋氧厚度为toxb。
三栅FINFET的截面图[3]目前的研究表明FIN 区宽度很大的FINFET 器件的电气行为和平面SOI 晶体管的电气特性是非常相似的，即前栅与背栅的耦合作用在TID 辐照中占据明显的优势。
TID 辐照对器件造成的影响主要取决于器件的具体结构和具体的工艺过程。
另外，较长的沟道长度，其FIN 区宽度较小的FINFET 器件展现出很高的抗总剂量辐照的能力，因为附加的侧栅对沟道电荷提供了额外的控制能力。
侧栅的作用主要体现在两个方面：（1）侧栅控制着FIN 体区的电势，尤其是控制着FIN/BOX 界面的表面电势，从而减小了纵向的耦合效应和源自漏端的边缘电场的影响。
（2）侧栅的存在能够改变埋氧层（BOX）中的电场分布，进一步减少了埋氧层中因辐照产生的陷阱电荷数量。
三栅SOI FINFET 器件的静电完整性可以通过把栅电极的两侧延伸到沟道区下方的埋氧层（如Π-gate 和Ω-gate）来加以改善。
从静电的角度来看，Π-gate 和Ω-gate MOSFET 的有效栅的个数在 3 到 4 之间。
如图为不同结构的三维器件，其中（a）为单栅的SOI 器件，（b）为三栅器件（Tri-gate），（c）为Π型栅器件（Π-gate），（d）为Ω型栅器件（Ω-gate）。